FPGA四路电子抢答器设计
基于FPGA的四路抢答器
北华航天工业学院《EDA技术综合设计》课程设计报告报告题目：竞赛抢答器作者所在系部：电子工程系作者所在专业：电子信息工程作者所在班级：B10212作者姓名：郭思华指导教师姓名：胡辉完成时间：2012-12-16内容摘要EDA技术是现代电子信息工程领域的一门新技术，他是先进的计算机工作平台上开发出来的一套电子系统设计的软硬件工具，并设计先进的电子系统设计方法。
本文介绍了以FPGA为基础的四路抢答器的设计，此次设计是一个有4组抢答输入，并具有抢答计时控制，到时报警以及时间显示等功能的通用型抢答器。
此次设计它以VHDL硬件描述为平台，结合动手实践完成。
该抢答器分为五个模块：抢答模块、计时模块、选择模块，位循环模块和译码模块。
利用QuartusⅡ工具软件完成率编译仿真验证。
关键词EDA、可编程逻辑器件、计数器、显示器目录一概述 (1)二方案设计与论证 (1)三单元电路程序设计及其功能验证 (2)（一）抢答锁存模块的设计 (2)（二）计时模块的设计 (4)（三）数据选择模块的设计 (5)（四）译码模块的设计 (6)（五）位循环模块的设计 (8)四完整电路设计与分析 (9)（一）主电路图 (9)（二）时序仿真图 (9)（三）芯片引脚分布图 (10)五性能测试与分析 (10)六实验设备 (10)七心得体会 (10)八参考文献 (11)课程设计任务书一、概述抢答器主要由抢答模块、计时模块、选择模块，位循环模块和译码模块组成。
在整个抢答器中主持人在抢答前设置好抢答时间,在复位开始按键按下后,抢答器开始倒计时,若在计时时间内无人抢答,则抢答器报警提示,若在计时过程中有人抢答,则数码管显示第一个抢答的人的编号,同时停止计时。
抢答器共有3个输出显示，选手代号、计数器的个位和十位，他们输出全都为BCD码输出，这样便于和显示译码器连接。
二、方案设计与论证将该任务分成五个模块进行设计，分别为：抢答器抢答模块、抢答器计时模块、位循环模块、译码模块和选择模块。
FPGA四路电子抢答器设计
课程设计报告专业班级_______________________________课程FPGA/CPLD原理及应用题目四路电子抢答器设计学号__________________________________姓名__________________________________同组人_________________________________成绩__________________________________i2013年5月一、设计目的1.进一步掌握QUARTUS软件的使用方法；2.会使用VHDL语言设计小型数字电路系统；3.掌握应用QUARTUS软件设计电路的流程；4.掌握电子抢答器的设计方法。
二、设计要求1.系统总体设计(1)设计一个可以容纳四组参赛队进行比赛的电子抢答器。
(2)具有第一抢答信号的鉴别和锁存功能。
在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。
同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。
(3)具有计时功能。
在初始状态时，主持人可以设置答题时间的初始值。
在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。
此时，显示器从初始值开始倒计时，计到0时停止计数，同时扬声器发出超时警报信号。
若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。
(4)具有计分功能。
在初始状态时，主持人可以给每组设置初始分值。
每组抢答完毕后，由主持人打分，答对一次加1分，答错一次减1分。
(5)设置一个系统清除开关，该开关由主持人控制。
(6)具有犯规设置电路。
超时抢答者，给予鸣喇叭警示，并显示规范组别。
2.设计方案系统的输入信号有：各组的抢答按钮A、B、C、D,系统允许抢答信号STA 系统清零信号RST计分时钟信号CLK加分按钮端ADD en，减分端SUB sta，计时使能端en时钟信号elk,复位rst ;系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用a1、b1、c1、d1表示，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号，各组计分显示的控制信号。
基于FPGA的四路抢答器设计
摘要本文介绍了以FPGA为基础的四路抢答器的设计，此次设计是一个有4组抢答输入，并具有抢答计时控制，按键消抖以及积分显示等功能的通用型抢答器。
主持人有4个按键控制，可以进行开始抢答，对各抢答小组成绩进行相应加减操作以及所有积分重置。
此次设计程序使用verilog语言编写，并且使用modelsim进行相关仿真，最后在FPGA开发板上烧录程序进行实际操作演示实现了相应功能，达到了此次设计的目的。
本设计采用FPGA 来做增强了时序控制的灵活性，同时由于FPGA的IO端口资源丰富，可以再本设计基础上稍加修改可以重复设计出具有多组输入的抢答器。
关键字：按键消抖；显示；仿真；四路抢答；AbstractIn this paper, the design of four channel responder based on FPGA is proposed. The design contains four channel input, and also it has timing function, button-stop-shaking function, score display function. And the result of the design is a universal responder. The host has four buttons to control, in order to start response, add or sub the scores for each group and clear all group scores. The design program uses verilog language to write software. And modelsim is used to simulate the function on computer. At last the actual design results are demonstrated on the FPGA development board, and the functions are well veified. The result achieves the purpose of the design. The design uses FPGA to enhance the flexibility of timing control. At the same time because of IO port resoures in FPGA are much rich, if you want to design more channels responder, you just only repeat design on the basic of the design which is slightly modified.Keywords: button-stop-shaking; display; simulate; four channel responder;目录1引言 (4)2FPGA原理及其相关工具软件的介绍 (4)2.1FPGA开发过程与应用 (4)2.1.1FPGA发展历程及现状 (5)2.1.2FPGA工作原理 (5)2.1.3FPGA开发流程 (5)2.2Quartus II软件 (6)2.3Simulink软件 (7)2.3.1代码仿真 (7)2.3.2门级仿真和时序仿真 (8)3实验步骤及仿真调试结果 (8)3.1功能描述及设计架构 (8)3.2抢答器程序流程图和各模块软件代码分析 (9)3.2.1抢答器程序结构及主程序流程图 (9)3.2.2主控制及按键输入模块 (11)3.2.3计时模块 (13)3.2.4BCD显示模块 (13)3.3顶层模块连线及开发板硬件配置 (14)3.4modelsim仿真 (18)4结论 (20)谢辞.............................................................................................................. 错误!未定义书签。
基于FPGA平台的四位抢答器设计
现代电子系统设计综合题目——抢答器班级：电子信息工程（4）班姓名：尹燕宁学号：07090403日期：2011-12-14合作者：王启俊按照抢答器的设计要求，本设计主要实现以下基本功能：(1) 抢答器可以容纳四组参赛队进行抢答。
(2)系统复位后进入抢答状态，抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，并报警。
(3)能显示抢答台号，且一组抢答后，则不接纳其他组抢答。
根据其设计要求，经过仔细试验和比较开始时所设想的两种方案，采用了以下方案以满足要求：倒计时模块应用动态显示方法显示两位变化的数字，倒计时过程中无人抢答则在计时结束后触发bell 信号发出报警声表示超时，有人抢答时则首先按下按钮的人通过一个stop信号屏蔽掉其他人的抢答信号，且不再计时。
在具体实现方案时，根据给定的电子综合设计实验箱的模块和已有元件的限制，对方案进行了如下调整和补充：首先是进行时钟信号分频，由给定的50MHz的时钟分成1Hz，以实现按秒倒计时；其次是倒计时显示的两位数字，由于只有一个静态显示数码管且被用于显示抢答台号，所以必须运用动态显示来进行两位数字的显示和控制；最后是复位后的初值设定，以使上一次抢答的结果不会影响下一次的抢答过程，增加电路的稳定性。
经过仿真以及实验，本设计能够圆满完成设计要求，且具有电路简洁、方案易懂、操作方便、抗干扰性强等特点，经过适当的轻微改造即可作为实际比赛时的四组抢答器，效果良好。
第一章方案的论证与设计第二章理论计算第三章电路图及相关设计文件第四章仿真与测试分析第五章设计总结第六章参考文献第七章附件（含完整电路图、VHDL设计文件）第一章方案的论证与设计为便于进行电路的方案设计和模块化设计，首先根据要求画出实现抢答器功能的系统框图如下所示：根据其设计要求，按照现有的知识水平和实验设备，提出了以下两种实现抢答器的方案：（一）倒计时部分采用静态显示，方便简单。
四人抢答部分根据抢答信号的高低来判断是否继续倒计时并且屏蔽掉其他后来的抢答信号。
FPGA设计实践报告 抢答器设计设计
课程设计报告课程设计名称：FPGA设计实践设计课题名称：抢答器设计设计抢答器设计设计报告一、设计目的：本课程的授课对象是电子科学与技术专业本科生，是电子类专业的一门重要的实践课程，是理论与实践相结合的重要环节。
本课程有助于培养学生的数字电路设计方法、掌握模块划分、工程设计思想与电路调试能力，为以后从事各种电路设计、制作与调试工作打下坚实的基础。
二、实验器材和工具软件：实验器材：PC机一台、DE2板；工作软件：QuartusII9.0。
三、设计内容：(1)抢答器可容纳四组12位选手，每组设置三个抢答按钮供选手使用。
(2)电路具有第一抢答信号的鉴别和锁存功能。
在主持人将系统复位并发出抢答指令后，蜂鸣器提示抢答开始，时显示器显示初始时间并开始倒计时，若参赛选手按抢答按钮，则该组指示灯亮并用组别显示器显示选手的组别，同时蜂鸣器发出“嘀嘟”的双音频声。
此时，电路具备自锁功能，使其它抢答按钮不起作用。
(3)如果无人抢答，计时器倒计时到零，蜂鸣器有抢答失败提示，主持人可以按复位键，开始新一轮的抢答。
(4)设置犯规功能。
选手在主持人按开始键之前抢答，则认为犯规，犯规指示灯亮和显示出犯规组号，且蜂鸣器报警，主持人可以终止抢答执行相应惩罚。
(5)抢答器设置抢答时间选择功能。
为适应多种抢答需要，系统设有10秒、15秒、20秒和3O秒四种抢答时间选择功能。
四、设计具体步骤：具体的功能模块的实现：(一)组别判断电路模块（1）实现功能：实现四组十二位选手的组别判断功能，每组设置三个抢答按钮。
若选手成功抢答，则输出选手所在组别。
同时电路自锁功能，使其它抢答按钮不起作用。
如下图所示：（2）端口说明1）输入端a[2..0]：外接第一组三位选手的抢答按钮；b[2..0]：外接第二组三位选手的抢答按钮；c[2..0]：外接第三组三位选手的抢答按钮；d[2..0]：外接第四组三位选手的抢答按钮；clk：外接模块时钟信号；clr：外接模块复位按钮。
基于FPGA的抢答器设计_本科毕业设计
关键词：抢答器，数码显示，硬件描述语言，可编程逻辑门阵列
FPGA-BASED RESPONDER DESIGN
现在市面上也存在着各种各样的抢答器，但主要流行的是单片机抢答器和数字抢答器，虽然这两款抢答器都能实现抢答器的基本功能，但是都或多或少的存在着一些缺点。
单片机抢答器的设计。控制系统主要由单片机应用电路、存储器接口电路、显示接口电路组成。其中单片机89C51是系统工作的核心，它主要负责控制各个部分协调工作.。虽然单片机实现起来相当灵活，但随着抢答器数组的增加则存在着I/O口不足的问题。这就不能为以后进行抢答器组数的增加进行改进了。
The Responder can also supply four players or four teams to answer in the game, respectively, using four buttons a, b, c, d. Settingreset and answerin a systemcontrol switch, which controls required by the moderator.When themoderator allowsto answer, the timer starts countsdown from the 30s until someone answerssuccessfully, by the time the latch latches will to live, then the remaining time andthenumberof theplayerwho respondssuccessfullywill be displayed onthedigitaltube,at thesametimethe LEDof the corresponding playerlightswill belighted.Determinedwhether the contestant answers correctly, the moderator will give points by controllingthe addition and subtraction button.At theend of the game, themoderatorpressesthe reset button, othersmodules are resetedto the initial time for the next round of the game except the scoring module.
基于XILINX FPGA的抢答器设计
基于XILINX FPGA的抢答器设计电子科技大学微电子与固体电子学院吴洪天2603001018目录一、摘要 (2)二、任务要求 (3)三、总体设计方案 (4)四、各模块实现过程与仿真结果 (6)（一）选手编码锁存器模块 (6)（二）分频器模块 (9)（三）蜂鸣器模块 (11)（四）定时器模块 (15)（五）显示译码模块 (18)（六）顶层模块 (21)五、下载和调试 (26)六、总结 (27)一、摘要FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，通过它可以实现各种数字逻辑电路。
随着微电子技术的发展，FPGA内部集成了越来越多的门电路单元，利用FPGA可实现的系统也越来越复杂。
为了实现对FPGA 的编程配置，需要使用硬件描述语言，最常用的硬件描述语言有VHDL和Verilog hdl两种，由于Verilog语法简单，且接近于C语言，使用也相对较灵活，因此这里选择使用Verilog进行编程。
在这里，我们要用FPGA实现一个四个选手的抢答器。
抢答器是一种典型的异步时序逻辑电路，因此整个系统不受同步时钟的控制。
在进行系统设计时，采用自顶而下的设计思路，先根据系统的整体功能构思出顶层模块的功能，再根据具体的功能分成各种子模块进行设计。
在用硬件描述语言进行描述时，可以有两种描述方式，一种是行为描述，另一种是结构描述。
行为描述方式按照模块要实现功能用描述性语句描述模块输入对模块输出的影响，这种描述方式简单灵活，可以不用过多考虑具体的电路结构，然而，这样也可能存在所描述的电路无法实现的情况，造成综合工具无法综合；结构描述方式类似于传统构建电路的方法，利用各种已经构造好的模块或元件直接相连形成新的模块，这种描述方式需要考虑电路的具体结构，因此设计起来也相对较麻烦，但可综合率较高。
在这个系统的设计中，各个子模块采用行为描述方式进行构造，以提高效率，但需要时刻考虑所描述的语句是否可综合，顶层模块采用结构描述语句，由于顶层模块只需简单地将各个子模块连接在一起，无需考虑电路的工作的过程和原理，因此采用结构描述方式也很容易。
基于fpga的四路抢答器课程设计报告
一、课题设计的基础和实验条件1．工作基础（1）数字电路，模拟电路的学习；对所需使用的芯片管脚及功能的了解；掌握了基本的数字电路设计流程。
（2）学会使用MAX+PLUS 软件设计数字电路；了解EDA实验开发系统。
2．实验条件（1）提供有目标芯片：FPGA-型号EP7128SLC84-15的实验开发系统、数码显示器、二极管、三极管、钮子开关；（2）电路设计器件：AND4、NOT、D触发器等二、设计目标1. 4人抢答器（四名选手分别为：R1，R2，R3，R4）；2. 主持人启动及复位开关HT;3. 七段显示码显示选手的编号；4. 抢答器具有“互锁”功能；三设计电路图及仿真该设计属于较为复杂的中小规模数字系统设计，按照系统的功能要求和自顶向下的层次化设计思想，该抢答器可以分为三个模块，他们分别为：抢答器控制模块——IN，该模块用于控制选手及主持人的动作；编码模块——qiwei，用于将选手的编号编码以便用数码管显示输出；（1）抢答器控制模块IN的设计：该模块在任意一位选手首先按下抢答键后，其输出高电平给D锁存器，并将输出结果送至编码器qiwei, 该模块的主持人按键HOST按钮可以实现系统的复位。
其原理图为：选手的输出信号发出之后，需要把输出转换为数字，故需要加一个七位译码器。
（2）七位译码器的设计：通过编程定义生成了一个七位译码器：生成此七位译码器的程序如下：（3）生成完整设计图：两个模块进行连接即得到最终的实验电路图：（4）设计图的仿真：对设计的电路进行仿真得到仿真图如下：从仿真结果可以看出符合功能要求。
（5）连接引脚图：根据设计图选择适当的引脚连接得到下图的引脚图连接完引脚图后，通过PROGRAMER即可通过开发板来进行调试验证。
最终通过多次的调试与验证，终于完成了实验。
四心得体会：本次实践我认为完成的比较艰辛，首先在上第一节课的时候，听老师讲到这门课程设计需要学到一些先修课程。
但是单片机，PLC，FPGA我之前都没学过，而且之前学的数电和模电也很多知识都有些记不清了。
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课程设计报告专业班级课程 FPGA/CPLD原理及应用题目四路电子抢答器设计学号姓名同组人成绩2013年5月一、设计目的1.进一步掌握QUARTUSⅡ软件的使用方法；2.会使用VHDL语言设计小型数字电路系统；3.掌握应用QUARTUSⅡ软件设计电路的流程；4.掌握电子抢答器的设计方法。
二、设计要求1.系统总体设计（1）设计一个可以容纳四组参赛队进行比赛的电子抢答器。
（2）具有第一抢答信号的鉴别和锁存功能。
在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。
同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。
（3）具有计时功能。
在初始状态时，主持人可以设置答题时间的初始值。
在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。
此时，显示器从初始值开始倒计时，计到0时停止计数，同时扬声器发出超时警报信号。
若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。
（4）具有计分功能。
在初始状态时，主持人可以给每组设置初始分值。
每组抢答完毕后，由主持人打分，答对一次加1分，答错一次减1分。
（5）设置一个系统清除开关，该开关由主持人控制。
（6）具有犯规设置电路。
超时抢答者，给予鸣喇叭警示，并显示规范组别。
2.设计方案系统的输入信号有：各组的抢答按钮A、B、C、D，系统允许抢答信号STA，系统清零信号RST，计分时钟信号CLK，加分按钮端ADD、en，减分端SUB、sta，计时使能端en时钟信号clk,复位rst；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用a1、b1、c1、d1表示，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号，各组计分显示的控制信号。
整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（输出显示模块）。
3.如图为流程图：开始→抢答→抢答鉴别→回答→加减分数→显示↑↑倒计时倒计时犯规抢答或抢答后答题时间超时鸣喇叭警告。
4. 抢答器的顶层原理图设计:三、详细设计（一）抢答鉴别及锁存模块抢答队伍共分为四组A,B,C,D。
当主持人按下STA键后，对应的start 指示灯亮，四组队伍才可以按抢答键抢答，即抢答信号A,B,C,D输入电路中后，通过判断是哪个信号最先为‘1’得出抢答成功的组别1，2，3或4组，将组别号输出到相应端A1,B1,C1,D1,并将组别序号换算为四位二进制信号输出到STATES[3..0]端锁存，等待输出到计分和显示单元。
同时RING端在有成功抢答的情况下发出警报。
其模块如下：抢答鉴别模块1抢答鉴别及锁存源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qdjb isport(STA,RST:in std_logic;A,B,C,D:in std_logic;A1,B1,C1,D1,START:out std_logic;STATES:out std_logic_vector(3 downto 0));end qdjb;architecture one of qdjb issignal sinor,ringf,tmp,two:std_logic;beginsinor<=(A XOR B) XOR (C XOR D);two<=A and B;process(A,B,C,D,RST,tmp)beginif RST='1' thentmp<='1';A1<='0'; B1<='0'; C1<='0';D1<='0';START<='0';STATES<="0000";elsif tmp='1' thenif STA='1' thenSTART<='1';if (A='1'AND B='0'AND C='0'AND D='0' ) thenA1<='1'; B1<='0'; C1<='0'; D1<='0'; STATES<="0001";tmp<='0';ELSIF (A='0'AND B='1'AND C='0'AND D='0') THENA1<='0'; B1<='1'; C1<='0';D1<='0';STATES<="0010";tmp<='0';ELSIF (A='0'AND B='0'AND C='1'AND D='0') THENA1<='0'; B1<='0'; C1<='1'; D1<='0'; STATES<="0011";tmp<='0';ELSIF (A='0'AND B='0'AND C='0'AND D='1') THENA1<='0'; B1<='0'; C1<='0'; D1<='1';STATES<="0100";tmp<='0';else tmp<='1';STATES<="0000";end if ;ELSE START<='0';END IF;end if;end process;end one;（二）计分模块在计分器电路的设计中，按照一般的设计原则，按一定数进制进行加减即可，但是随着计数数目的增加，但由于实验板上数码管数目的限制在，每组都猜用十进制数计分，这种电路连线简单方便。
clr为复位端，将计分起始分数设为3。
CHOS[3..0]端功能是锁存已抢答成功的组别序号，当接加分按钮ADD后，将给CHOS[3..0]所存的组别加分。
每按一次加1分，每组的分数将在对应的数码管上显示。
计分模块1、计分模块源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jf ISPORT(chos : in STD_LOGIC_VECTOR (3 downto 0);CLK: IN STD_LOGIC;en : IN STD_LOGIC;sta : IN STD_LOGIC;ADD: IN STD_LOGIC;SUB: IN STD_LOGIC;A: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);B: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);C: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);D: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END jf;ARCHITECTURE ART OF jf ISSIGNAL AA: STD_LOGIC_VECTOR(3 DOWNTO 0);--SIGNALSIGNAL BB: STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CC: STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL DD: STD_LOGIC_VECTOR(3 DOWNTO 0);signal q0:std_logic;signal n:integer range 0 to 3;signal i:std_logic;BEGINPOR1:PROCESS(ADD,SUB)BEGINi <= add or sub;if clk'event and clk='1'thenif i='0' then q0<='0';n<=0;elsif n<=3 and i='1' thenq0<=not q0;n<=n+1;else q0<='0';end if;end if;IF(q0'EVENT AND q0='1') THENIF( ADD='1' AND SUB='1') THENAA<="0101"; BB<="0101"; CC<="0101"; DD<="0101";--赋初值均为5ELSIF(ADD='1' AND SUB='0') THENif en='1' thenIF(chos="1000") THENAA<=AA+"0001"; BB<=BB; CC<=CC; DD<=DD;ELSIF(chos="0100") THENAA<=AA; BB<=BB+"0001"; CC<=CC; DD<=DD;ELSIF(chos="0010") THENAA<=AA; BB<=BB; CC<=CC+"0001"; DD<=DD;ELSIF(chos="0001") THENAA<=AA; BB<=BB; CC<=CC; DD<=DD+"0001";ELSEAA<=AA; BB<=BB; CC<=CC; DD<=DD;END IF;end if; --加分程序elsIF(SUB='1' AND ADD='0') THENif sta='1' thenIF(chos="1000") THENAA<=AA-"0001"; BB<=BB; CC<=CC; DD<=DD;ELSIF(chos="0100") THENAA<=AA; BB<=BB-"0001"; CC<=CC; DD<=DD;ELSIF(chos="0010") THENAA<=AA; BB<=BB; CC<=CC-"0001"; DD<=DD;ELSIF(chos="0001") THENAA<=AA; BB<=BB; CC<=CC; DD<=DD-"0001";ELSEAA<=AA; BB<=BB; CC<=CC; DD<=DD;END IF;end if;ELSEAA<=AA; BB<=BB; CC<=CC; DD<=DD;END IF;ELSEAA<=AA; BB<=BB; CC<=CC; DD<=DD;END IF;A<=AA; B<=BB; C<=CC; D<=DD;END PROCESS;END ARCHITECTURE ART;（三）计时模块本系统中的计时器电路既有计时初始值的预置功能，又有减计数功能，功能比较齐全。