8086信号引脚
8086引脚信号
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1). 数据和地址引脚
A19/S6～A16/S3（Address/Status）
地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期T1时刻输 出高4位地址A19～A16 在访问外设的第一个时钟周期全部输出低电平无效
ⅰ）S6为0，表明AD15~AD0作为数据线；
在总线周期的T2-T4时，这4条线作为输出CPU的状态信息。
28
“引脚”小结
CPU引脚是系统总线的基本信号 可以分成三类信号： 16位数据线：D15～D0 20位地址线：A19～A0 控制线：
ALE、M/IO*、WR*、RD*、READY
INTR、INTA*、NMI，HOLD、HLDA
RESET、CLK、Vcc、GND
29
系统总线的形成
14
2). 读写控制引脚
M/IO*（Memory/Input and Output） 存储器或I/O访问，输出、三态 该引脚输出高电平时，表示CPU将访问 存储器，这时地址总线A19～A0提供20 位存储器地址 该引脚输出低电平时，表示CPU将访问 I/O端口，这时地址总线A15～A0提供16 位I/O口地址
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3). 中断请求和响应引脚
NMI（Non-Maskable Interrupt）
非屏蔽中断请求，输入、上升沿有效 有效时，表示外界向CPU申请不可屏蔽中断 该请求的优先级别高于INTR，并且不能在CPU 内被屏蔽 当系统发生紧急情况时，可通过他向CPU申请 不可屏蔽中断服务
主机与外设进行数据交换通常采用可屏蔽中断 不可屏蔽中断通常用于处理掉电等系统故障
23
4). 总线请求和响应引脚
引脚与总线
控制线：
BHE/S7
➢ALE、DEN、DT/R、M/IO、WR、RD
➢ TEST、READY
➢INTR、INTA、NMI
➢HOLD、HLDA
➢RESET、CLK、Vcc、GND、 MN／MX
最大组态下24~31引脚定义：
★ S0 S1 S2：输出、三态。总线周期状态信号。发给总
线控制器8288，使其产生相应的总线控制信号代替 CPU输出。译码状态见P33，表2.4 。
CLK
T1 T2 T3 T4 T1 T1 T1 T2 T3 TW T4
总线周期
空闲
总线周期
总线周期
指令周期
我们要学习的是：
在某一种总线周期内，总线 上出现的信号及信号间的时序。
2.2 8086/8088的引脚信号与功能
双列直插，40个引脚 其中8个引脚在最大或最小模式时信号的名
称和功能是不同的。 本节先讲与模式无关的引脚。
可以被屏蔽掉 6、NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有效表示外界向CPU申请不可屏蔽中断 该中断请求不能被CPU屏蔽，所以优先级别高于
INTR（可屏蔽中断）
7、RESET
复位请求，输入、高电平有效 该信号有效（至少维持4个时钟周期），将使
线
控制总线CB
形 成 存储器
I/O接口
I/O设备
总线形成
8086最小模式下系统配置（总线形成）
MN/MX* M/IO* RD* WR*
高
存储器读
高
高
低
存储器写
高
低
高
7.总线保持请求信号HOLD
输入、高电平有效 ➢ 有效时，表示其他处理主模块向CPU申请占用总线 ➢ 该信号从有效回到无效时，表示总线请求设备对总线 的使用已经结束，通知CPU收回对总线的控制权
8086 8088 引脚图+内部组成框图
8086（16位）/8088（准16位）引脚图及内部组成框图◆8086/8088外部结构：——表现为数量有限的输入/输出引脚（构成了处理器级总线）。
——均为40引脚。
◆8086/8088内部组成:EU执行单元和BIU总线接口单元两个独立单元组成。
❶EU execution unit →不直接与外部打交道。
❷BIU bus interface unit→负责与外部存储器和I/O端口交换数据。
❸EU的任务：负责执行所有指令、给BIU单元提供地址信息和数据信息、管理通用寄存器、标志寄存器。
❹BIU的任务：负责执行所有的外部总线周期。
取指令：从存储器指定地址取出指令送入指令队列排队等待EU控制器按顺序执行。
执行指令：根据EU命令对指定存储单元或I/O端口存取数据。
8086与8088主要区别:内部指令队列缓冲器大小不同和外部数据总线位数不同[内部]❶内部ALU数据总线根数相同。
→都具有16位数据总线。
可处理8位的或16位的数据。
❷内部Q总线根数相同。
→都具有8位的指令队列总线Q总线。
❸内部指令队列缓冲器大小不同。
8086→可容纳6个字节，且在每一个总线周期从存储器可以取出 2个字节的指令代码填入指令队列。
8088→只能容纳4个字节，且在每一个总线周期从存储器只能取出1个字节的指令代码填入指令队列。
[外部]❶外部地址总线根数相同。
→都有20根地址总线。
直接寻址1M字节存储器：202=1M直接寻址64K个I/O端口（寄存器）：162=64K❷外部数据总线位数不同。
8086外部→16根数据总线。
8088外部→8根数据总线。
第3章2—8086微处理器总线周期及引脚
16
第3章 80x86微处理器
第3章：I/O写总线周期
T1 CLK T2 T3 T4
T1状态——输出16位I/O地址A15 ~ A0 IO/M* IO/M*输出高电平，表示I/O操作； S6 ~ S 3 0000 A19/S6 ~ A16/S3 ALE输出正脉冲，表示复用总线输出地址 A15 ~ A8 A15 ~ A8 T2状态——输出控制信号WR*和数据D7 ~ D0 A7 ~ A0 输出数据 ADT3和Tw状态——检测数据传送是否能够完成 7 ~ AD0 T4状态——完成数据传送
6
第3章 80x86微处理器
⑵ 总线写操作时序 总线写操作就是指CPU向存储器或I／O端口 写入数据。图3.4是8086在最小模式下的总线写 操作时序图。 总线写操作时序与总线读操作时序基本相 同，但也存在以下不同之处：
7
第3章 80x86微处理器
T1 CLK M/IO ① 高为读内存 低为读IO ② ⑥ 状态输出 地址 ④ ⑧ BHE输出 ② ⑦ 地址输出 数据输出 ③ ⑨ ⑤ T2 T3 TW T4
⑵ 总线周期
8086CPU与外部交换信息总是通过总线进行的 。CPU的每一个这种信息输入、输出过程所需要 的时间称为总线周期(BusCycle)，一般一个总线 周期由四个时钟周期组成。
⑶ 时钟周期
时钟脉冲的重复周期称为时钟周期 (Clock Cycle)。时钟周期是CPU的时间基准，由计 算 机的主频决定。如8086的主频为5MHz，1个时钟 周期就是200ns。
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第3章 80x86微处理器
第3章：存储器写总线周期
T1 CLK IO/M* T2 T3 T4
T1状态——输出20位存储器地址A19 ~ A0 S6 ~ S 3 A19 ~ A16 A19/S6 ~ A16/S3 IO/M*输出低电平，表示存储器操作； ALE输出正脉冲，表示复用总线输出地址 A15 ~ A8 A15 ~ A8 T2状态——输出控制信号WR*和数据D7 ~ D0 A 7 ~ A0 输出数据 AD7 ~ AD0 T3和Tw状态——检测数据传送是否能够完成 T4状态——完成数据传送 ALE
8086cpu引脚ale的功能是
一、填空题1、8086CPU 引脚ALE 的功能是 地址锁存允许信号 ，引脚M/IO 的功能是 存储器/IO 控制信号M/I O ____=1,选中存储器M/I O ____=0,选中IO 接口 ；8259A 引脚CAS 2~CAS 0的功能是 输出引脚 。
2、8086CPU 中地址加法器的作用是 将段基址与段内偏移量相加，生成20位的物理地址 ，堆栈指针SP 的作用是 指示栈顶的偏移地址 。
3、设指令CMP AL ，BL 执行后，CF=0，AF=1，SF=0，PF=0，OF=1，ZF=0，则：若AL ，BL 中的数据为有符号数的8位补码，AL ，BL 中两数的大小关系为 A < B ；若AL ，BL 中均为无符号数，则两数的大小关系为 A 〉B 。
4、8253有六种工作方式，试写出其中的三种： 方式0或计数达到终值时中断的方式 ； 方式1或硬件可重触发单脉冲方式 ；方式2或周期性定时器方式,也称为N 分频方式 。
5、计算机通信中，MODEM 的功能是 使计算机之间可以通过普通电话线进行连接并传送数据 。
6、8251芯片中，奇偶错的含义是 数据传输中产生了1位误码 。
7、8259A 的全嵌套方式中， IR0 级中断的优先权最高，优先权自动循环方式开始时，IR0 为最高。
8、设字长为8位，若X=-3，则[X]原= 1000，0011 B，[X]补=1111，1101 B。
9、已知CS=1800H，IP=1500H，则指令所处的物理地址= 19500 H。
10、8086系统复位后，CS= FFFF H，SP=0000 H。
11、8251A在通信过程中，能够自动检测的错误有奇偶错，数据丢失错和帧错。
12、8253芯片共有 6 种工作方式，采用BCD码计数时，最大计数值为10000 H。
13、8086CPU响应INTR引入的中断时，要执行两个中断响应周期，其目的是禁止其他模块的总线请求。
14、单片8259A可以扩展8 个外部中断，最多9片级联可以扩展64个外部中断。
8086微处理器引脚
8086微处理器引脚（线）说明﹡8086/8088微处理器采用40条引线双列直插(DIP)封装。
﹡ 8086/8088微处理器引线是对外前端总线及专用信号引线。
﹡ 8086/8088微处理器引线，在逻辑上可分为3类：地址总线信号、数据总线信号、控制总线信号。
还有一些专用信号：电源、地、时钟。
﹡ 8086/8088采用引线分时复用技术，一条引线不同时间代表不同信号,解决引线不够问题。
基本引脚信号﹡AD15～AD0（I/O,三态）：地址/数据复用引脚。
﹡A19/S6 ～ A16/S3（O,三态）：地址/状态复用引脚。
﹡BHE# /S7 （O,三态）:高字节允许/状态复用引脚。
﹡NMI（In）：非屏蔽中断请求线，上升边触发。
﹡INTR (In) ：可屏蔽中断请求线，高电平有效。
﹡RD# (O,三态) ：读选通信号，低电平有效。
﹡CLK (In) : 时钟信号，处理器基本定时脉冲。
﹡RESET (In) :复位信号，高电平有效。
* WR# (O,三态)：写选通信号，低电平有效。
﹡READY (In)：准备好信号，高电平有效。
处理器与存储器及I/O接口速度同步的控制信号。
﹡TEST# (In): 测试信号，低电平有效。
处理器执行W AIT指令的控制信号。
﹡MN/MX# (In):最大/最小工作模式选择信号。
硬件设计者用来决定8086工作模式，MN/MX# =1 8086为最小模式， MN/MX# =0 8086为最大模式。
﹡Vcc (In): 处理器的电源引脚，接 +5V电源。
﹡GND :处理器的地线引脚，接系统地线2）最小模式下的有关控制信号﹡INTA# (O) :最小模式下的中断响应信号。
﹡ALE (O) :地址锁存允许信号。
﹡DEN# (O,三态) ：数据总线缓冲器允许信号。
﹡DT/R# (O,三态) ：数据总线缓冲器方向控制信号。
﹡M/IO# (O,三态) ：存储器或I/O接口选择信号。
﹡WR# (O,三态) ：写命令信号。
接口技术8086各个引脚功能汇总 含最大最小模式
当 DT/������为高电平时，8086CPU 通过数据总线收发器进行数据发送；当为低电平时，则进行数据接收。 在 DMA 方式，它被浮置为高阻状态。
26：������������������(������������������������ ������������������������������������)数据允许信号，输出。当使用数据总线收发器时，该信号为收发器的 OE 21：RESET 复位信号，输
3031： ������������/������������������、 ������������/������������������(Request/Grant)总线请求信号（输入）/总线请求允许信号（输
出） 。 这两个信号可供 8086 以外的 2 个总线主设备向 8086 发出使用总线的请求信号 RQ （MIN=HOLD） 。 而 8086 在现行总线周期结束后让出总线发出总线请求允许信号 GT（MIN=HLDA），此时，外部总线主 设备便获得了总线的控制权。其中������������/������������������比������������/������������������的优先级高。
26 27 28：������������、������������、������������(Bus
微机原理与接口第3章2—8086微处理器总线周期及引脚资料
3.2.3 8086微处理器的总线时序 1. 总线时序
⑴ 指令周期
每条指令的执行由取指令、译码和执行 等操作组成，执行一条指令所需要的时间 称为指令周期(Instruction Cycle)，不同 指令的指令周期是不等长的，一个指令周 期由一个或若干个总线周期组成。
1
第3章 80x86微处理器
– 4个时钟周期编号为T1、T2、T3和T4 – 总线周期中的时钟周期也被称作“T状态” – 时钟周期的时间长度就是时钟频率的倒数
• 当需要延长总线周期时插入等待状态Tw • CPU进行内部操作，没有对外操作时，其引脚就处
于空闲状态Ti
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第3章 80x86微处理器
第3章：3.2 8088的总线时序（续3）
(c)
3
第3章 80x86微处理器
⑴ 总线读操作时序
当8086 CPU 进行存储器或I/O端口读操作 时，总线进入读周期。基本的读周期由4个时 钟周期组成:T1、T2、T3和T4。CPU在T3到T4之间 从总线上接收数据。当所选中的存储器和外设 的存取速度较慢时，则在T3和T4之间将插入1个 或几个等待周期TW。图3.3是8086最小方式下的 总线读操作时序图。下面对图中表示的读操作 时序进行说明。
⑵ 总线周期
8086CPU与外部交换信息总是通过总线进行的 。CPU的每一个这种信息输入、输出过程所需要 的时间称为总线周期(BusCycle)，一般一个总线 周期由四个时钟周期组成。
⑶ 时钟周期
时钟脉冲的重复周期称为时钟周期 (Clock Cycle)。时钟周期是CPU的时间基准，由计算机 的主频决定。如8086的主频为5MHz，1个时钟周 期就是200ns。
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8086CPU的总线周期和工作方式
8086CPU的引脚特征
3.
•
•
控制总线 READY准备就绪信号(输入) 为高时有效，是由被访问的存储器或I/O端口发来的响 应信号。为高时表示所寻址的存储单元或I/O端口已经 准备就绪。在查询方式中要用到(见第4页TW状态)。 TEST 测试信号(输入) 该引脚用于多处理器系统中实现8086CPU之间的同步 协调。当CPU执行WAIT指令时，CPU每隔5个时钟周 期对该引脚的输入进行测试。若为高，则CPU进入 WAIT状态，重复执行WAIT指令，直到 TEST ＝0。
8086CPU的引脚特征
3. 控制总线 • BHE 总线高字节允许(输出，三态) BHE 为低，表示高8位数据线上的数据有效； 若为高，表示数据传送只有低8位。 BHE 和A0配合用来产生奇偶存储体的选择信号。 • RD 读控制信号(输出，三态) 为低时(有效)，表示CPU正在进行读存储器或 I/O端口的操作。
8086CPU的引脚特征
2. 地址/状态线A19/S6~A16/S3(输出，三态) • 访问存储器： T1状态输出地址的高4位。 其它状态输出S6~S3状态信号，S6为0， S5表示IF(中断允许标志)的状态，S3、S4 的组合表示正在使用的段寄存器名(见书上 的表)。 • 访问I/O设备： 4位皆为0。
8086总线周期
• 每个总线周期至少由4个时钟周期组成：T1、T2、T3、
T4。时钟周期由CPU主频决定。 • T1状态，CPU发送存储器或I/O设备的地址。 写数据时，T2、T3、T4状态，CPU发送数据; 读数据时，T3、T4状态，CPU接收到数据。 T2状态时，总线浮空，允许CPU有个缓冲时间。 • 空闲状态TI (Idle State) 在两个总线周期之间，存在着BIU不执行任何操作的 时钟周期，这些不起作用的时钟周期就是空闲状态TI。 • 等待状态TW(Wait State) CPU对慢速的外设通过READY进行查询方式访问， 在总线周期的T3和T4之间插入TW，用来使CPU等待。 等待状态期间，总线上的信号保持T3状态时的不变。
8086
第二章 8086微处理器2.1 8086CPU的内部结构微处理器在微型计算机中的作用如同人体的大脑一般，负责绝大部分系统的控制与执行工作。
微处理器本身的运算与执行效率基本上决定了整台计算机的速度与性能，它负责全部或大部分的数据处理工作。
自1971年推出一般型微处理器4004以来，Intel所设计生产的微处理器一直占有相当大的市场，尤其是1978年推出16位的8086微处理器以后，不断推陈出新。
从8086/8088、80286、80386、80486到Pentium、PentiumPro、PentiumⅡ以及PentiumⅢ，每一次推出新品都将微型计算机带向全新的领域。
时至今日，我国微型计算机市场所使用的微处理器，仍以此系列为主。
自8086开始，Intel系列微处理器在基本结构上采用向上兼容的做法。
也就是新开发的微处理器，其基本特性及编程结构与前一代产品兼容。
微处理器主要的性能指标有：主频：即微处理器的时钟频率。
如PentiumⅡ—300MHz，主频为300MHz。
一般说来，主频越高，微处理器的速度越快。
由于内部结构不同，并非所有时钟频率相同的微处理器性能都一样。
外频：指微处理器外部总线工作频率。
如Pentium—133，主频为133MHz，而外频(或称总线速度)66MHz，PentiumⅢ—500，主频为500MHz，外频为100MHz/133MHz等。
工作电压：指微处理器正常工作所需的电压。
早期微处理器的工作电压一般为5V，随着微处理器主频的提高，微处理器工作电压有逐步下降的趋势，如3.3V，2.8V等，以解决温度过高的问题。
制造工艺：制造工艺主要由管子之间最小线距来衡量微处理器的集成密度，通常采用微米(μm)为单位，如350MHz以前的PentiumⅡ采用0．35nm工艺制造，500MHz的Pentium Ⅲ采用0．25nm工艺，Merced采用0.18/nm工艺等。
地址线宽度：决定了微处理器可以访问的物理地址空间，如386/486/Pentium地址线的宽度为32位，最多可访问4GB的物理空间，PentiumPro/PentiumⅡ/PentiumⅢ为36位，可以直接访问64GB的物理空间。
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CPU会在每条指令的最后一个时钟周期会对ＩＮＴＲ信号采样，如果ＣＰＵ的中俄的中断允许标志为１并且有接受到ＩＮＴＲ信号，那么ＣＰＵ就会结束当前指令，响应中断请求，进入中断处理子程序。
6
RD
read
输出
CPU
内存或I/O端口
到底是读内存中的数据还是I/O端口中的数据取决于M/IO信号，在总线周期内，T2、T3、Tw状态均为低电平。在进入总线保持时RD被置为高阻态。
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MN/MX
Minimum/maxmum mode control
输入
外部直流电源
CPU
当接+5V电源时，CPU处于最小工作模式，当接地时处于最大工作模式
12
GND地和Vcc电源引脚
输入
外部直流电源
CPU
8086/8088均用单一+5V电源
13
INTA
Interrupt acknowledge
输出
CPU
外设（中断源）
用来对外设中断请求作出请求
14
ALE
Address latch ennable
输出
CPU
地址锁存器
在任何一个总线周期的T1状态，ALE输出有效电平，以表示当前地址/数据复用总线上输出的是地址信息，地址锁存器将ＡＬＥ作为，对地址进行所存。
15
DEN
Date enble
输出
ＣＰＵ
总线收发器（8286/8287）
序号
名称
英文名
输出/输出
发出者
作用对象
功能
1
AD0-AD15
Address date bus
双向工作
在T1状态为CPU在T3状态为内存、寄存器和或I/O口地址
T1时刻为内存、寄存器和或I/O口地址T3时刻为CPU
传送地址和数据（复用）,AD0为低八位数据的选通信号在T3状态为低电平
2
A19/S6-A16/S3
输出
CPU
存储器和IO设备
若为高电平表示CPU与存储器之间进行数据传递，低电平时则表示CPU与I/O设备之间进行数据传递。
18
WRWrite输出Fra bibliotekCPU
存储器和IO设备
WR有效时，表示CPU正在对内存或I/O进行写操作。具体是内存还是I/O由M/IO决定。
19
HOLD
Hold
输入
外部模块
CPU
外部模块向CPU发出总线请求信号
输出
CPU
内存或I/O接口
在T1状态BHE状态为低电平表示高8位D15-D18上的数据有效
4
NMI
Non-maskerbale interruput
输入
软件或标志寄存器（IF）
CPU
这类中断不受中断标志IF的影响也不能用软件屏蔽，
5
INTR
Interrupt request
输入
软件或标志寄存器（IF）
Address/status
输出
CPU
内存、I/O口地址、寄存器
在T1状态输出地址信息、在T2/T3/T3状态时用来输出状态信息。S3和S4配合使用用来表示正在使用那段寄存器（ES、SS、CS、DS）。S6=0表示CPU与总线相连。S5=1表示当前允许可屏蔽中断请求。
3
BHE/S7
bus high ennable /status
20
HODA
Hold acknowledge
输出
CPU
外部模块
当HLODA有效时表示CPU对其他主部件的总线请求作出响应。
9
READY
Ready
输入
所访问的存储器或I/O设备发出来的响应信号
CPU
当ready信号有效时，表示内存或I/O设备准备就绪，马上就可以进行数据传输。
10
TEST
Test
输入
所访问的存储器或I/O设备发出来的响应信号
CPU
与WAIT信号配合使用。当CPU执行WAIT指令时，CPU处于空转状态进行等待；当TEST信号有效时，等待结束，继续执行被暂停的指令。
DEN为总线收发器提供一个控制信号，表示CPU当前准备发送或接受一个数据。总线收发器将DEN作为输出允许信号。
16
DT/R
Date tansmit/receive
输出
CPU
总线收发器（8286/828）
当DT/R为高电平时进行数据传送；当为低电平时进行数据传输。
17
M/IO
Memory/input and output
7
CLK
clock
输入
晶体振荡器
CPU和总线控制逻辑电路
为CPU和逻辑控制电路提供定时手段。其中8086占空比为33%，时钟频率为5MHz
8
RESET
Reset
输入
外部指令
CPU
复位信号至少维持4个时钟周期才有效，当复位信号来到后，CPU便结束当前操作，并对处理器标志寄存器、IP、DS、SS、ES及指令队列清零，而将CS置为FFFFH当复位信号撤销时，CPU从FFF0开始执行程序。