EDA复习题(终)(2)精编版
eda期末考试复习题
eda期末考试复习题EDA期末考试复习题一、选择题（每题2分，共20分）1. EDA（Electronic Design Automation）是指：A. 电子设计自动化B. 电子数据交换C. 电子文档自动化D. 电子设备自动化2. 在EDA工具中，用于设计和仿真数字逻辑电路的软件是：A. MATLABB. VHDLC. SPICED. AutoCAD3. 下列哪个不是硬件描述语言（HDL）？A. VerilogB. VHDLC. C++D. SystemVerilog4. FPGA（Field-Programmable Gate Array）是一种：A. 可编程逻辑器件B. 微处理器C. 存储器D. 网络设备5. 在VHDL中，以下哪个关键字用于定义实体？A. entityB. architectureC. processD. package6. 以下哪个是模拟电路设计中常用的EDA工具？A. Quartus IIB. ModelSimC. CadenceD. Xilinx ISE7. 以下哪个不是数字电路设计中的基本逻辑门？A. ANDB. ORC. NOTD. XOR8. 在VHDL中，以下哪个是并行赋值语句？A. ifB. caseC. loopD. when9. 在EDA设计流程中，仿真验证的目的是：A. 检查电路是否能正常工作B. 检查电路的物理尺寸C. 检查电路的功耗D. 检查电路的散热性能10. 以下哪个不是EDA设计流程中的步骤？A. 电路设计B. 仿真验证C. 版图设计D. 电路测试二、填空题（每空2分，共20分）11. 在VHDL中，用于定义端口的关键字是________。
12. FPGA的编程方式包括________和________。
13. 一个完整的EDA设计流程通常包括________、________、________、________和________。
14. 在数字电路设计中，________是一种用于描述电路行为的建模方式。
（完整版）EDA期末考试题02
（完整版）EDA期末考试题02五、阅读下列VHDL程序，画出相应ＲＴＬ图：（10分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRIS ISPORT ( CONTROL : IN STD_LOGIC;INN : IN STD_LOGIC;Q : INOUT STD_LOGIC;Y : OUT STD_LOGIC );END TRIS;ARCHITECTURE ONE OF TRIS ISBEGINPROCESS (CONTROL, INN, Q)BEGINIF (CONTROL = '0') THENY <= Q;Q <= 'Z';ELSEQ <= INN;Y <= 'Z';END IF;END PROCESS;END ONE;六、写VHDL程序：（20分）1. 试描述⼀个带进位输⼊、输出的8位全加器端⼝：A、B为加数，CIN为进位输⼊，S为加和，COUT为进位输出LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADDER8 ISPORT (A, B : IN STD_LOGIC_VECTOR (7 DOWNTO 0);CIN : IN STD_LOGIC;COUT : OUT STD_LOGIC;S : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END ADDER8;ARCHITECTURE ONE OF ADDER8 ISSIGNAL TS : STD_LOGIC_VECTOR (8 DOWNTO 0);BEGINTS <= (‘0’ & A) + (‘0’ & B) + CIN;S <= TS(7 DOWNTO 0);COUT <= TS(8);END ONE; 2. 看下⾯原理图，写出相应VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MYCIR ISPORT (A, CLK : IN STD_LOGIC;C, B : OUT STD_LOGIC );END MYCIR;ARCHITECTURE BEHAV OF MYCIR ISSIGNAL TA : STD_LOGIC;BEGINPROCESS (A, CLK)BEGINIF CLK’EVENT AND CLK = ‘1’ THENTA <= A;B <= TA;C <= A AND TA;END IF;END PROCESS;END BEHAV;七、综合题（20分）下图是⼀个A/D 采集系统的部分，要求设计其中的FPGA 采集控制模块，该模块由三个部分构成：控制器（Control ）、地址计数器（addrcnt ）、内嵌双⼝RAM （adram ）。
(完整word版)EDA期末考试试卷及答案
第1页（共5页）班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 BA ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。
A ．器件外部特性B ．器件的综合约束C ．器件外部特性与内部功能D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。
A ．State0B ．9moonC ．Not_Ack_0D ．signall4．以下工具中属于FPGA/CPLD 集成化开发工具的是 DA ．ModelSimB ．Synplify ProC ．MA TLABD ．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。
A ．立即完成B ．按顺序完成C ．在进程的最后完成D ．都不对6．以下关于CASE 语句描述中错误的是 AA ．CASE 语句执行中可以不必选中所列条件名的一条B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”C ．CASE 语句中的选择值只能出现一次D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITH B ．STD_LOGIC_1164C ．STD_LOGIC_UNSIGNEDD ．STD_LOGIC_SIGNED8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。
EDA复习题答案.doc
08EDA复习题一、单项选择题：（20分）1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是__C_____。
A. CPLD即是现场可编程逻辑器件的英文简称；B. CPLD是基于查找表结构的可编程逻辑器件；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，__C____是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；C.综合是纯软件的转换过程，与器件硬件结构无关；D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为___B_______。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最终产品----掩膜；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。
4．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→____B____→综合→适配→__________→编程下载→硬件测试。
①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定A．③① B.①② C.④⑤ D.④②5．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的__B____。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法无法对电路进行功能描述；C.原理图输入设计方法一般是一种自底向上的设计方法；D.原理图输入设计方法也可进行层次化设计。
EDA技术复习资料(完全版)
EDA技术复习资料一、填空1、EDA设计流程包括设计准备、设计输入、设计处理、和器件编程序四个步骤。
2、EDA的设计验证包括功能仿真、时序仿真和器件测试三个过程。
3、EDA的设计输入主要包括文本输入方式、图形输入方式、和波形输入方式。
4、文本输入是指采用硬件描述语言进行电路设计的方式。
5、功能仿真实在设计输入完成以后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为前仿真。
6、时序仿真实在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又被称为后仿真或延时仿真。
7、当前最流行的并成为IEEE标准的硬件描述语言包括VHDL、和VERILOG HDL。
8、EDA工具大致分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、以及下载器等五个模块。
9、IEEE于1987年将VHDL采纳为IEEE#1076标准。
10、用VHDL语言书写的源文件。
即是程序又是文档，即是工程技术人员之间交换信息的文件，又可作为合同签约者之间的文件。
11、用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能快独立存在和独立运行。
12、VDHL设计实体的基本结构由库、程序包、实体、结构体和配臵等部分构成。
13、实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。
14、根据VHDL语法规则，在程序中使用的文字、数据对象、数据类型都需要预先定义。
15、VHDL的实体由实体声明部分和结构体组成。
16、VHDL的实体声明部分制订了设计单元的输入输出端口或引脚，它是设计实体对外的一个通信界面，是外界可以看到的部分。
17、VDHL的结构体用来描述设计实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。
18、在VHDL的端口声明语句中，端口方向包括IN、OUT、INOUT和BUFFER。
19、VHDL的数据型文字包括整数文字、实数文字、以数制基数表示的文字和物理量文字。
eda期末复习资料
第一章绪论1.理解EDA的含义：EDA就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。
2.EDA要素：4个基本条件：1）大规模可编程逻辑器件2）硬件描述语言3）软件开发工具4）实验开发系统（下载、硬件验证）发展：计算机辅助设计（CAD）,计算机辅助工程设计（CAE）,电子设计自动化（EDA）3.EDA实现目标：未来的EDA技术向深度和广度两个方向上发展4.电子系统设计方法：自顶向下设计法（分模块设计）、自底向上方法、混合式设计法。
5.自顶向下设计流程：（11个小步骤）6.EDA设计流程第四章Quartus II 【常规操作】VHDL1.VHDL的基本设计结构：（实体、结构体、库、程序包、配置）实体：ENTITY 实体名IS[GENERIC（类属表）；][PORT（端口表）；]END [ENTITY] [实体名]结构体：ARCHITECTURE 结构体名OF 实体名IS【定义语句；】------通常定义信号，常量，申明元件BEGIN并行处理语句EDN ARCHITECTURE{[结构体名]库和程序包：IEEE库、STD_LOGIC_1164程序包实体: ENTITY name …END ENTITY name;结构体: ARCHITECTURE name OF entity_name…END ARCHITECTURE;2端口信号模式: IN 、OUT、INOUT、BUFFER3.标识符的规定：1）以英文字母开头2）不以下划线结尾，同时不连续使用下划线3)26个英文字母大小写、0-9数字及下划线组成4）保留字不能作为标识符标识符的用途：定义常量、变量、信号、端口、子程序等等4.VHDL的数据对象有哪些：1）常量2）变量3）信号VHDL的文字规则（整数的数制基数表达方式）：主要由5个部分组成1）用十进制数标明的数制进位基数2）数制间隔符“#”3）表达的数值4）指数间隔符“#”；5）指数部分，如果指数部分为0，可以省略第5部分；5.掌握常用数据类型（如数组定义等）：标量型：标量类型的数据对象在某一时刻只对应一个值。
EDA考试复习题目全集
. －现场可编程门阵列. ) 甚高速集成电路硬件描述语言. 硬件描述语言复杂可编程逻辑器件可编程逻辑器件通用阵列逻辑. 逻辑阵列块. 可配置逻辑模块嵌入式阵列块，可编程片上系统. 查找表. 联合测试行为组织14. 知识产权专用集成电路在系统可编程在电路可重构寄存器传输电子设计自动化．信号及变量的区别：信号赋值语句在进程外作为并行语句，并发执行，及语句所处的位置无关。
变赋值语句在进程内或子程序内作为顺序语句，按顺序执行，及语句所处的位置有关。
信号赋值符号为<，变量赋值符号位。
信号赋值符号用于信号赋值动作，不立即生效，变量赋值符号用于变量赋值动作，立即生效。
. 条件信号赋值语句和顺序语句的异同：* 条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句，必须放在结构体中。
* 顺序语句中有分号；是顺序语句，必须放在进程中、大规模可编程器件分类及其特点。
大规模可编程器件主要有和两类，其中通过可编程乘积项逻辑实现其逻辑功能。
基于的器件，每次上电后必须进行一次配置。
内部阵列的配置一般采用在电路可重构技术，编程数据保存在静态存储器() ，掉电易失。
简述在系统编程技术的特点，特点：不用编程器，直接在用户的目标系统中或线路板上直接对器件编程、装配后编程下载、根据需要对系统的硬件功能实时加以修改、不改变系统硬件结构情况下，重构逻辑、系统不停止工作时进行远程硬件升级6、简述编程和配置的主要异同编程：基于非挥发存储技术编程，利用或接口下载设计文件。
配置：基于查找表的编程单元，利用的在线可重配置（）特性，下载设计文件，每次上电，需重新配置。
7、给出“自顶向下”设计流程的优点（不少于个）设计人员不受芯片结构的约束，进行最适应市场需求的设计，避免再设计风险，缩短产品的上市周期。
设计成果的再利用得以保证。
() 采用结构化开发手段，一旦系统基本功能结构确定，可以实行多人、多任务并行工作方式。
选择实现系统的目标器件的类型、规模，硬件结构的自由度更大。
EDA期末复习资料 (2)
EDA試卷答案一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。
P14A. 功能仿真B. 时序仿真C. 逻辑综合D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___。
P25A. 软IPB. 固IPC. 硬IPD. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_____D____是错误的。
P15A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。
C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。
P42A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____B___。
P274A. 器件外部特性B. 器件的内部功能C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化。
P238A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是___B____。
P134A. 立即完成B. 在进程的最后完成C. 按顺序完成D. 都不对9. 不完整的IF语句，其综合结果可实现__A__。
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《电子设计自动化》复习题一．选择题1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_____C__。
A. CPLD即是现场可编程逻辑器件的英文简称；B. CPLD是基于查找表结构的可编程逻辑器件；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___C______是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；C.综合是纯软件的转换过程，与器件硬件结构无关；D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为_____B_____。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最总产品----掩膜；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。
4．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的___B___。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法无法对电路进行功能描述；C.原理图输入设计方法一般是一种自底向上的设计方法；D.原理图输入设计方法也可进行层次化设计。
5．嵌套使用IF语句，其综合结果可实现_____A___。
A.带优先级且条件相与的逻辑电路；B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。
6．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：___A________。
A. 资源共享B. 流水线设计C.寄存器配平D. 关键路径法7．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
A.FPGA是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
8．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_____D______。
A.器件外部特性；B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功能。
9．不完整的IF语句，其综合结果可实现___A_____。
A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路10．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化___B______。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A. ①③⑤B. ②③④C. ②⑤⑥D. ①④⑥11．下列标识符中，____B______是不合法的标识符。
A. State0B. 9moonC. Not_Ack_0D. signall12．关于VHDL中的数字，请找出以下数字中最大的一个：____A______。
A.2#1111_1110#B.8#276#C.10#170#D.16#E#E113．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为____D______。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最总产品----模型库；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。
14．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是___C____。
A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号三部分组成；D.当前进程中声明的变量不可用于其他进程。
15．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___B________。
A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。
16．下列标识符中，____B______是不合法的标识符。
A. State0B. 9moonC. Not_Ack_0D. signall17．下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：BA. 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B. 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C. 原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试18. 请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于__A_____A. FPGAB. CPLDC. CPUD.GAL19. CPLD的可编程是主要基于什么结构：。
DA .查找表（LUT）；B. ROM可编程；C. PAL可编程；D. 与或阵列可编程；20. 流水线设计是一种优化方式，下列哪一项对资源共享描述正确_ C。
A. 面积优化方法，不会有速度优化效果B. 速度优化方法，不会有面积优化效果C. 面积优化方法，可能会有速度优化效果D. 速度优化方法，可能会有面积优化效果21. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D_____。
A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) thenC. if clk’event and clk = ‘0’ thenD.ifclk’stable and not clk = ‘1’ then22. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列那种方法是速度优化____A_____。
A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化23. PLD的可编程主要基于请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于____A_______CPLD 基于_____B_______A. LUT结构或者B. 乘积项结构：24. 下列优化方法中那两种是速度优化方法：____B__________、___D___A. 资源共享B. 流水线C. 串行化D. 关键路径优化25. FPGA的可编程是主要基于什么结构：___A_______A.查找表（LUT）B. ROM可编程C. PAL可编程D. 与或阵列可编程26. 串行化设计是一种优化方式，下列哪一项对串行化设计描述正确：____C_____A. 面积优化方法，同时有速度优化效果B. 速度优化方法，不会有面积优化效果C. 面积优化方法，不会有速度优化效果D. 速度优化方法，可能会有面积优化效果27. 关于VHDL中的数字，请找出以下数字中数值最小的一个：___C_______A. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E128.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：____D___A. CPLD是基于查找表结构的可编程逻辑器件B. CPLD即是现场可编程逻辑器件的英文简称C. 早期的CPLD是从FPGA的结构扩展而来D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构29. 基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：____D_____ A．①②③④ B.②①④③C．④③②①D．②④③①30.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于固IP的正确描述为：____D______A．提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B．提供设计的最总产品——模型库C．以可执行文件的形式提交用户，完成了综合的功能块D．都不是31.在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：___D____A．PROCESS为一无限循环语句B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C．当前进程中声明的变量不可用于其他进程32．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成，对于信号和变量的说法，哪一个是不正确的：___A______A．信号用于作为进程中局部数据存储单元B．变量的赋值是立即完成的C．信号在整个结构体内的任何地方都能适用D．变量和信号的赋值符号不一样33. VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：___D____A．IEEE库B．VITAL库C．STD库D．WORK工作库34.下列4个VHDL标识符中正确的是：__D_____A．10#128#B．16#E#E1C．74HC124D．X_16二、EDA名词解释，写出下列缩写的中文（或者英文）含义：1.HDL硬件描述语言2.CPLD复杂可编程逻辑器件3.LUT显示查找表4.ASIC专用集成电路5.SOC单芯片系统6.VHDL 超高速集成电路硬件描述语言7.FPGA 现场可编程门阵列8.RTL 寄存器传输级9.SOPC 单芯片可编程系统10.EAB嵌入式阵列块11.JTAG联合测试工作组12.GAL通用阵列逻辑13.IP知识产权核或知识产权模块14.LPM 参数化模块库15.UART 通用异步守法传输器16.ISP 互联网提供商17.IEEE 电气和电子工程师协会B library库19.EDA 电子设计自动化技术20.Synthesis 分析与综合三．VHDL程序填空：1．下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述，2. 下面程序是n输入与门的VHDL描述，试补充完整。