dxp设计技巧实例笔记(包含蛇形走线)
dxp设计技巧实例笔记(包含蛇形走线)
1)如何使PCB图的背景和边框一致?按住shift选中所有边框，Design->Board shape->Define from selected objects2)线条形成回路就自动删除原来的线解决办法：place line就不会改变原来的。
Place route会改变。
3)同一个项目几个原理图的同一个网络，用不同的网络标号，结果生成网络表时用第一个标注的网络标号。
4)检查PowerPCB印制板图的网络表的方法：把印制板图生成的网络表转换成protel格式，在protel99里先随便导入一个PCB图，然后import两个网络表，用protel99的网络表－》高级－》菜单－》比较网络表在DXP里用reports－》report single pin nets检查没有连线的空管脚是否有遗漏。
5)Pb-free Package 无铅6) 元器件自动编号：Tools >> annotate7) 材料表：Reports >>bill of materials，或Reports >>simple BOM8) 测量尺寸：Ctrl+M9) PROTEL走线时改线宽：按TAB键。
10) QFP封装元器件管脚间距≥0.5mm11) 反面一般只能放2PIN器件，多PIN器件重量不能超过2克12) QFP、BGA器件周围3mm不放其他器件13) 表贴元器件最小0603封装14) DCP010505BP输入电容用2.2uF/0805封装陶瓷电容，输出电容用一个1uF/0805封装陶瓷电容和一个10V/10uF电解电容15) 多上下拉电阻用0603封装电阻，用表贴排阻的话供货厂家少16) 如何让相同的器件依次编号？先RESET ALL（先打开所有项目文档，在不LOCK状态下RESET ALL），然后全部LOCK（鼠标右键FIND SIMILATE OBJECT，选勾select matching，选择OPEN DOCUMENT，在INSPECTOR中选择LOCK DESIGNATOR），然后过滤某种器件，解除LOCK，然后用Tools >> annotate对该种器件编号，然后不用（清除过滤和LOCK编好号的器件），直接过滤另外一种器件，解除LOCK，其后步骤同上。
AD6蛇形等长线布线方法
蛇行等长线布线方法古 风Altium Designer 6.x软件更新速度很快，现在都有AD7了，以前一直用99SE，没想到AD6的功能越来越强大了，在操作方面做了很大改进，特别是在布等长线时，蛇行线的布线那是太容易了。
一． 设置需要等长的网络组点击主菜单DesignàClasses，在弹出的窗口中单击Net Classes，并右键，点Add Class会增加一个New Class，在该网络组上右键，修改一个你想要的名字，如：SDRAM 等。
单击打开它，将需要等长的网络，从左边选取并添加到右边的窗口中。
然后再点击1.选中也就是说，以后的自动等长中，将会以些为基准，所有需等长的线将会跟它一样长。
2．蛇行设置这里为蛇行线的样式，可以根据自己的需要选择.2. 布蛇行线的快捷键控制：在布蛇行线时，按快捷键“1” “2” “3” “4” “，” “。
” 可以在走线时随时控制蛇行线的形状。
快捷键: 1 与2，改变蛇行线的拐角与弧度。
快捷键: 3 与4 改变蛇行线的宽度。
快捷键： ， 与 。
改变蛇行线的幅度。
了解了这些，就可以开始布蛇行线了，单击OK 退出设置，在刚才那条线上，按装走线的方向，拉动鼠标，一串漂亮的蛇行线就出来了。
步长幅度递增量步长递增量规定了蛇线的长度，在拉蛇线时，就不用在乎到底走了多长，总之，拉到蛇线不再出现为止，在有些空隙大的地方，就可以按“逗号”与“句号”键来控制幅度的大小。
四.检查网络长度布完线后，按R ，L 输出报告，查看网络是否是等长的。
OK，蛇行等长线搞定。
注，另外还可以自动等长，但那样出来的线条很难看，所以还是用手动的好。
五．PCB设计学习论坛推荐（众多好的PCB学习资料尽在其中）中国联盟设计论坛/2008年6月29古风。
蛇形走线参数设置
1．简介蛇形走线是布线中经常使用的一种走线方式。
其主要目的就是为了调节延时，满足系统时序设计要求。
但是设计者首先要有这样的认识：蛇形走线会破坏信号质量，改变传输时延，布线时要尽量避免使用。
但实际设计中，为了保证信号有走过足够的保持时间，或者减小同组信号之间的时间偏移，往往不得不故意进行绕线。
当在长度规则设置下开始走线时，有时需要通过使用蛇形走线以达到所需的走线长度。
蛇形走线的示例如图10-60 所示，其中最关键的两个参数就是耦合幅度(Ap) 和耦合距离(Gap)。
很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，Gap 越小，Ap 越大，则耦合程度也越大。
图10-60 蛇形走线的示例尽管蛇形走线会引起引起耦合，从而降低信号质量，但是在布线时，蛇形走线对于调节时延和时序是重要的方法。
因此在高速信号布线时，可以使用蛇形走线，但是蛇形走线的Ap 和Gap 的设置必须符合信号的要求。
在PADS Router 中，可以设置蛇形走线的Ap 和Gap,并且在布线过程中添加蛇形布线。
2．设置蛇形走线的Ap 和Gap 参数●执行Tools/Options 菜单命令，或者单击标准工具栏中的Options 图标，系统会弹出选项对话框，然后选择Routing(布线)选型卡。
●然后在Routing to length constaints 区域设置蛇形走线参数，如图10-61 所示。
㊣在Minimum amplitude （幅度）编辑框中将最小值设为20 ，则蛇形走线的幅度最小值被设置为走线宽度的20 倍。
㊣在minimum gap（间距）编辑框中将最小值设为2，则蛇形走线的间隔最小值被设置为走线到拐角间距的2 倍。
●最后单击OK 按钮完成设置。
注意：在使用蛇形走线时，应该注意以下几个技术要点：1.尽量增加平行线段的距离S，至少大于3H，H 指信号走线到参考平面的距离。
通俗的说就是绕大弯走线，只要S 足够大，就几乎能完全避免相互之间的耦合效应。
PCBLayout中的直角走线、差分走线和蛇形线
布线（Layout）是PCB设计工程师最基本的工作技能之一。
走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout 得以实现并验证，由此可见，布线在高速PCB 设计中是至关重要的。
下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。
主要从直角走线，差分走线，蛇形线等三个方面来阐述。
1．直角走线直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。
其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。
传输线的直角带来的寄生电容可以由下面这个经验公式来计算：C=61W(Er)[size=1]1/2[/size]/Z0在上式中，C 就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr 指介质的介电常数，Z0就是传输线的特征阻抗。
举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。
而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps 之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。
处理蛇形线时的几点建议
layout中蛇形线和差分线的使用1．差分走线差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。
何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。
而承载差分信号的那一对走线就称为差分走线。
差分线怎么布才是严格的等长？我怎么样测试两相的长度是等长度呢？还是我大致让他们平行走线，只是尽量可能的等长，而不是很精确的等长？既然延迟差允许1/4的时钟误差是不是其长度也可以满足两相的长度差存在1/4的误差或者是更少的误差（1/4的误差太大了，平行着走线，怎么走也差不了那么多哦呵呵：））差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。
c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。
目前流行的L VDS（low voltage differential signaling）就是指这种小振幅差分信号技术。
对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。
也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是“等长、等距”。
等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。
蛇形线的走线方式
挖掘蛇形线的走线方式蛇形线是Layout中经常使用的一类走线方式。
其主要目的就是为了调节延时，满足系统时序设计要求。
设计者首先要有这样的认识：蛇形线会破坏信号质量，改变传输延时，布线时要尽量避免使用。
但实际设计中，为了保证信号有足够的保持时间，或者减小同组信号之间的时间偏移，往往不得不故意进行绕线。
那么，蛇形线对信号传输有什么影响呢？走线时要注意些什么呢？其中最关键的两个参数就是平行耦合长度（Lp）和耦合距离（S），如图1-8-21所示。
很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，S越小，Lp越大，则耦合程度也越大。
可能会导致传输延时减小，以及由于串扰而大大降低信号的质量，其机理可以参考第三章对共模和差模串扰的分析。
下面是给Layout工程师处理蛇形线时的几点建议：1．尽量增加平行线段的距离（S），至少大于3H，H指信号走线到参考平面的距离。
通俗的说就是绕大弯走线，只要S 足够大，就几乎能完全避免相互的耦合效应。
2．减小耦合长度Lp，当两倍的Lp延时接近或超过信号上升时间时，产生的串扰将达到饱和。
3．带状线（Strip-Line）或者埋式微带线（Embedded Micro-strip）的蛇形线引起的信号传输延时小于微带走线（Micro-strip）。
理论上，带状线不会因为差模串扰影响传输速率。
4．高速以及对时序要求较为严格的信号线，尽量不要走蛇形线，尤其不能在小范围内蜿蜒走线。
5．可以经常采用任意角度的蛇形走线，如图1-8-20中的C结构，能有效的减少相互间的耦合。
6．高速PCB 设计中，蛇形线没有所谓滤波或抗干扰的能力，只可能降低信号质量，所以只作时序匹配之用而无其它目的。
7．有时可以考虑螺旋走线的方式进行绕线，仿真表明，其效果要优于正常的蛇形走线。
PCB设计中蛇形线要点
PCB设计中蛇形线要点一、直角走线直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。
其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：1.拐角可以等效为传输线上的容性负载，减缓上升时间；2.阻抗不连续会造成信号的反射；3.直角尖端产生的EMI。
传输线的直角带来的寄生电容可以由下面这个经验公式来计算：在上式中，C就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：就是传输线的特征阻抗。
举个例子，对于一inch），εr指介质的介电常数，Z个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：/2 = 2.2*0.0101*50/2 = 0.556ps=2.2*C*Z通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。
而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。
很多人对直角走线都有这样的理解，认为尖端容易发射或接收电磁波，产生EMI，这也成为许多人认为不能直角走线的理由之一。
然而很多实际测试的结果显示，直角走线并不会比直线产生很明显的EMI。
也许目前的仪器性能，测试水平制约了测试的精确性，但至少说明了一个问题，直角走线的辐射已经小于仪器本身的测量误差。
altiumdesigner蛇形走线默认规则
altiumdesigner蛇形走线默认规则摘要：一、Altium Designer 简介二、蛇形走线的作用三、蛇形走线默认规则1.蛇形走线规则设置2.蛇形走线规则应用四、蛇形走线规则的优化与调整五、总结正文：Altium Designer 是一款专业的PCB 设计软件，广泛应用于电子设计领域。
在设计过程中，蛇形走线是一种常见的布线方式，能够有效地减少电磁干扰，提高电路的稳定性和可靠性。
为了实现蛇形走线的自动化设计，Altium Designer 提供了蛇形走线默认规则。
蛇形走线默认规则是Altium Designer 内置的一种自动布线策略，能够根据设计需求自动生成蛇形走线。
通过设置蛇形走线的规则，例如线宽、间距、角度等参数，可以实现蛇形走线的自动化设计，提高设计效率。
在Altium Designer 中，设置蛇形走线规则非常简单。
首先，打开PCB 编辑器，选择需要设置蛇形走线的线路。
然后，在菜单栏中选择“线路”>“自动布线”>“蛇形走线”，打开蛇形走线设置对话框。
在此对话框中，可以设置蛇形走线的线宽、间距、角度等参数，以满足设计需求。
在设置好蛇形走线规则后，可以应用这些规则进行自动布线。
在Altium Designer 中，应用蛇形走线规则的方法与普通布线方法相同。
选择需要进行蛇形走线的线路，然后点击工具栏中的“自动布线”按钮，即可实现蛇形走线的自动化设计。
当然，Altium Designer 中的蛇形走线默认规则并非一成不变，而是可以根据实际设计需求进行优化和调整。
例如，可以通过修改蛇形走线的线宽、间距、角度等参数，以实现更优的电磁兼容性能。
此外，还可以通过调整蛇形走线的起点和终点，使其更好地适应电路板的布局。
总之，Altium Designer 中的蛇形走线默认规则为设计师提供了一种高效、可靠的布线方式。
通过合理设置蛇形走线规则，可以实现蛇形走线的自动化设计，提高设计效率。
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1)如何使PCB图的背景和边框一致?按住shift选中所有边框，Design->Board shape->Define from selected objects2)线条形成回路就自动删除原来的线解决办法：place line就不会改变原来的。
Place route会改变。
3)同一个项目几个原理图的同一个网络，用不同的网络标号，结果生成网络表时用第一个标注的网络标号。
4)检查PowerPCB印制板图的网络表的方法：把印制板图生成的网络表转换成protel格式，在protel99里先随便导入一个PCB图，然后import两个网络表，用protel99的网络表－》高级－》菜单－》比较网络表在DXP里用reports－》report single pin nets检查没有连线的空管脚是否有遗漏。
5)Pb-free Package 无铅6) 元器件自动编号：Tools >> annotate7) 材料表：Reports >>bill of materials，或Reports >>simple BOM8) 测量尺寸：Ctrl+M9) PROTEL走线时改线宽：按TAB键。
10) QFP封装元器件管脚间距≥0.5mm11) 反面一般只能放2PIN器件，多PIN器件重量不能超过2克12) QFP、BGA器件周围3mm不放其他器件13) 表贴元器件最小0603封装14) DCP010505BP输入电容用2.2uF/0805封装陶瓷电容，输出电容用一个1uF/0805封装陶瓷电容和一个10V/10uF电解电容15) 多上下拉电阻用0603封装电阻，用表贴排阻的话供货厂家少16) 如何让相同的器件依次编号？先RESET ALL（先打开所有项目文档，在不LOCK状态下RESET ALL），然后全部LOCK（鼠标右键FIND SIMILATE OBJECT，选勾select matching，选择OPEN DOCUMENT，在INSPECTOR中选择LOCK DESIGNATOR），然后过滤某种器件，解除LOCK，然后用Tools >> annotate对该种器件编号，然后不用（清除过滤和LOCK编好号的器件），直接过滤另外一种器件，解除LOCK，其后步骤同上。
17) 在PowerPCB里导出网络表：File >>Report >>PowerPCB V3.0 Format Netlist18) Dxp2004点亮网络：编辑（E），选择（S），物理连接（C）快捷键：Ctrl+H19) 如何将修改应用到多个图纸？在Find Similar Objects对话框，下面的复选框除了“Create Expression”不选，其他全选,下拉列表选“Open Documents”。
在Inspector对话框Include xxx from open documents。
20) Tools >> annotate 里也可以把元器件编号全部复位。
21) PCB图改变连线为任意角度或弧线的快捷方式：shift+空格。
每按一次，改变一种连线方式。
22) 过孔是默认不加阻焊层（绿油）的，可在过孔的属性：Force complete tenting on top和Force complete tenting on bottom两项中进行选择，打勾即加阻焊层。
23) TOP PASTE：表面意思是指顶层焊膏层，就是说可以用它来制作印刷锡膏的钢网，这一层只需要露出所有需要贴片焊接的焊盘，并且开孔可能会比实际焊盘小。
这一层资料不需要提供给PCB厂。
TOP SOLDER：表面意思是指顶层阻焊层，就是用它来涂敷绿油等阻焊材料，从而防止不需要焊接的地方沾染焊锡的，这一层会露出所有需要焊接的焊盘，并且开孔会比实际焊盘要大。
这一层资料需要提供给PCB厂。
24) PowerPCB中如何看焊盘和过孔的孔径？－Select Anything > 点击焊盘或过孔使高亮> 右键菜单Query/Modify… > Pad Stack按钮> Pin:选择管脚，Drill:内径。
25) 如下图所示，D2的2脚和3脚不能这样连接，焊的时候锡会连到一起。
应该从两边绕。
26) 威赛（EDP02-CPU）BGA下过孔外径30mil，内径12mil；只有TOP层外径改为23mil，其他层外径30mil，整板过孔尺寸一样。
（EDP03-CPU）电源处过孔外径40mil，内径20mil；其他过孔外径30mil，内径16mil。
27) 在层间切换：小键盘的“+”28) 将PCB图的某元件封装导入*.PcbLib：1.先画PCB图的外框，Import Changes From*.PrjPCB，根据已安装的库文件调入元器件，Validate Changes，在最右边的Message窗口可看到哪些元器件的封装没找到“Footprint Not Found CR2032”。
2.生成本PCB图的PcbLib，保存。
3.找到以前有的元件封装的PCB文件，找到该元件，复制。
4.打开本PCB 图的PcbLib，Edit->Paste Component，保存，只有保存后才能在安装的库里找到该元件。
29)如何去掉PCB文件板子周围的MXX字符？右键点击一个MXX字符过滤，把MXX改为M*，选择SAME，过滤出来后选择HIDE。
30)PADS layout 2005中打开状态窗口：Window菜单->Status31)打印装焊图问题，把PCB图转90度字符会出现错位的解决办法：原因是元件标号的autoposition属性全为left-above，将left-above属性的字符全选中，将该属性改为manual。
然后Ctrl+A选中全图，鼠标左键点在某个元器件上，按空格键，然后松开鼠标，在弹出的消息框“Rebuild x polygons”选择“No”。
32)一般自动布线后都连接好了，那么又怎么实现一点共地?An：自动布线后，如果希望实现一点接地，可以用下面2种方法来实现，1)在自动布线前先手动布线完成地线的走线工作并锁定，再自动布线完成其他工作；2)在绘制原理图的时候将两个地采用不同的网络来绘制，比如“SGND”和“PGND”，通过一个跳线来连接，即可用自动布线，不过建议还是纯手动为妙。
33)跳线布局图：在DXP中打开PCB文件，UNROUTE，删除跳线外的其他东西，转换为AUTOCAD文件，然后在AUTOCAD文件中更改格式-》文字样式，关掉不需要的层，最后COPY到WORD文档。
34)复制相同部分（元器件和走线）：Netlist->Clean All Nets，然后复制，然后改元器件号，然后再与原理图同步。
35)定位孔尺寸及定位：重新设置原点，然后随便放一个焊盘，双击，在属性里编辑位置和36)一组有序网络标号可用矩阵粘贴：先做一个，然后复制，然后点击EDIT菜单中的SmartPaste，如下图所示设置：37)如何设置覆铜与焊盘的间距：设置Clearance为15mil。
38)汉字字体：先全设为TRUE TYPE，然后字体改为仿宋体。
39)英文字体：设为Stroke，字体为Sans Serif，字高36mil，字宽8mil。
40)PCB用放大镜看：菜单view->board insight，快捷键shift+M。
41)铺铜层的设计：一般建议用网格方式铺铜，网格的设置推荐正交90度/网格线宽10mil，网格尺寸25mil。
覆铜要注意爬电距离。
覆铜时Clearance设为15mil。
42)小板子尺寸在90mmX90mm以下必须做拼板。
43)QFN封装作法：中间大焊盘要焊接到器件中间的散热焊盘，四周加4个过孔连接到GND，过孔也有散热作用，过孔周围加防焊，防止漏锡。
44)材料表的制作：从DXP导出.XLS格式材料表，用BOM Simple.XLT模板。
45)BGA下过孔的设置：1）1.27mm间距焊盘：过孔内径>=12mil，外径>=24 mil，电源层间隙直径（2X电源层间隙+孔内径）>=32mil，即电源层间隙（Plane Clearance）>=10mil；2）1mm间距焊盘：过孔内径>=10mil，外径>=22 mil，电源层间隙直径（2X电源层间隙+孔内径）>=30mil，即电源层间隙（Plane Clearance）>=10mil；3）0.8mm间距焊盘：过孔内径>=8mil，外径>=18 mil，电源层间隙直径（2X电源层间隙+孔内径）>=28mil，即电源层间隙（Plane Clearance）>=10mil。
46)高喜的过孔设置：BGA下面内径8mil，外径16mil；BGA以外内径12mil，外径24mil。
47)高速PCB线宽最小6mil，苏杭、高喜都能做。
4mil会增加成本，成品率降低。
48)BGA下线与过孔的间距最小可做到4mil，我们要求在5.5mil以上。
49)PADS2007导出的网络表不对，不能用来和PROTEL的网络表比较，只能用PADS200550)字符：字高最好要有35mil。
如果太小的话，印出的字符就不容易看清楚了；字符线宽最好大于等于8mil。
51)COPY别人原理图时，电源和地的符号要重新放置。
例如，有的GND符号，网络竟然是VCC。
52)导线需要裸铜的，只需在相同位置的TOP SOLDER层和BOTTOM SOLDER层画线即可。
在需要散热或降低电源阻抗的情况下可能需要缚裸铜。
53)DXP中项目、库等信息栏看不到：把窗口右边界往左拖。
54)更改PCB中元器件的封装：1）将该封装添加到lib中；2）选择器件，右击，如下图所示。
55)原理图自动节点设置，如下图所示：56)原理图手动节点设置，如下图所示：Default Primitives中的手动节点设置优先级高。
57)原理图编译出错：pin is visible in one sub-part and hidden in another sub-part。
在projectoptions里，将“mismatched pin visibility”设为“no report”即可。
58)原理图编译出错：duplicate net name wire xxx。
解决：将该网络连线重画。
59)原理图编译出错：floating net nabels。
解决：重画该网络标号及连线。
60)快速复制网络标号，并使尾数递增：如BA0，按住SHIFT键，鼠标左键拖动BA0，就复制了1个BA1，以此类推。