状态机及其VHDL设计
第7章状态机及其VHDL设计内容提要：有限状态机（Finite State Machine，简称FSM）是一类很重要的时序电路，是许多数字系统的核心部件，也是实时系统设计中的一种数学模型，是一种重要的、易于建立的、应用比较广泛的、以描述控制特性为主的建模方法，它可以应用于从系统分析到设计的所有阶段。
有限状态机的优点在于简单易用，状态间的关系清晰直观。
建立有限状态机主要有两种方法：“状态转移图”和“状态转移表”。
标准状态机通常可分为Moore和Mealy两种类型。
本章主要介绍了基于VHDL的常见有限状态机的类型、结构、功能及表达方法，重点是如何有效地设计与实现。
学习要求：了解状态机的基本结构、功能和分类，掌握有限状态机的一般设计思路与方法、状态机编码方案的恰当选取、Moore和Mealy状态机的本质区别及设计实现。
关键词：状态机(State Machine)，Moore，Mealy，VHDL设计(VHDL Design)状态机的基本结构和功能一般状态机的VHDL设计状态机的一般组成状态机的编码方案摩尔状态机的VHDL设计米立状态机的VHDL设计状态机的基本结构和功能状态机的基本结构如图所示。
除了输人信号、输出信号外，状态机还包含一组寄存器记忆状态机的内部状态。
状态机寄存器的下一个状态及输出，不仅同输入信号有关，而且还与寄存器的当前状态有关，状态机可以认为是组合逻辑和寄存器逻辑的特殊组合。
它包括两个主要部分：即组合逻辑部分和寄存器。
组合逻辑部分又可分为状态译码器和输出译码器，状态译码器确定状态机的下一个状态，即确定状态机的激励方程，输出译码器确定状态机的输出，即确定状态机的输出方程。
寄存器用于存储状态机的内部状态。
状态机的基本操作有两种：1．状态机的内部状态转换。
状态机经历一系列状态，下一状态由状态译码器根据当前状态和输入条件决定。
2．产生输出信号序列。
输出信号由输出译码器根据当前状态和输入条件确定。
用输入信号决定下一状态也称为“转移”。
除了转移之外，复杂的状态机还具有重复和历程功能。
从一个状态转移到另一状态称为控制定序，而决定下一状态所需的逻辑称为转移函数。
在产生输出的过程中，根据是否使用输入信号可以确定状态机的类型。
两种典型的状态机是米立（Mealy）状态机和摩尔（Moore）状态机。
摩尔状态机的输出只是当前状态的函数，而米立状态机的输出一般是当前状态和输入信号的函数。
对于这两类状态机，控制定序都取决于当前状态和输入信号。
大多数实用的状态机都是同步的时序电路，由时钟信号触发进行状态的转换。
时钟信号同所有的边沿触发的状态寄存器和输出寄存器相连，使状态的改变发生在时钟的上升或下降沿。
在数字系统中．那些输出取决于过去的输入和当前的输入的部分都可以作为有限状态机。
有限状态机的全部“历史”都反映在当前状态上。
当给FSM一个新的输入时，它就会产生一个输出。
输出由当前状态和输入共同决定，同时FSM也会转移到下一个新状态，也是随着FSM的当前状态和输入而定。
FSM中，其内部状态存放在寄存器中，下一状态的值由状态译码器中的一个组合逻辑——转移函数产生，状态机的输出由另一个组合逻辑——输出函数产生。
建立有限状态机主要有两种方法：状态转移图（状态图）和状态转移表（状态表）。
它们是等价的，相互之间可以转换。
状态转移图如图所示，图中每个椭圆表示状态机的一个状态，而箭头表示状态之间的一个转换，引起转换的输入信号及当前输出表示在转换箭头上。
摩尔状态机和米立状态机的表示方法不同，摩尔状态机的状态译码输出写在状态如果能够写出FSM的状态转移图，就可以使用VHDL的状态机语句对它进行描述。
状态转移表形式如表所示。
表中的行列出了全部可能的输入信号组合和内部状态以及相应的次状态和输出，因此状态表规定了状态机的转换函数和输出函数。
然而，状态表不适合具有大量输入的系统，因为随着输入的增加其状态数和系统的复杂性会显著增加。
表硬件结构，它们可以相互转换，但各有优缺点，分别适合于不同场合。
一般状态机的VHDL设计状态机的一般组成用VHDL设计有限状态机方法有多种，但最一般和最常用的状态机设计通常包括说明部分，主控时序部分，主控组合部分和辅助进程部分。
1) 说明部分说明部分中使用TYPE语句定义新的数据类型，此数据类型为枚举型，其元素通常都用状态机的状态名来定义。
状态变量定义为信号，便于信息传递，并将状态变量的数据类型定义为含有既定状态元素的新定义的数据类型。
说明部分一般放在结构体的ARCHITECTURE和BEGIN之间。
2) 主控时序进程是指负责状态机运转和在时钟驱动正负现状态机转换的进程。
状态机随外部时钟信号以同步方式工作，当时钟的有效跳变到来时，时序进程将代表次态的信号next_state中的内容送入现态信号current_state中，而next_state中的内容完全由其他进程根据实际情况而定，此进程中往往也包括一些清零或置位的控制信号。
3) 主控组合进程根据外部输入的控制信号（包括来自外部的和状态机内容的非主控进程的信号）或（和）当前状态值确定下一状态next_state的取值内容，以及对外或对内部其他进程输出控制信号的内容。
4) 辅助进程用于配合状态机工作的组合、时序进程或配合状态机工作的其他时序进程。
在一般状态机的设计过程中，为了能获得可综合的，高效的VHDL状态机描述，建议使用枚举类数据类型来定义状态机的状态，并使用多进程方式来描述状态机的内部逻辑。
例如可使用两个进程来描述，—个进程描述时序逻辑，包括状态寄存器的工作和寄存器状态的输出，另一个进程描述组合逻辑，包括进程间状态值的传递逻辑以及状态转换值的输出。
必要时还可以引入第三个进程完成其它的逻辑功能。
下例描述的状态机由两个主控进程构成，其中进程REG为主控时序进程，COM 为主控组合进程。
[例]LIBRARY IEEE;USE s_machine ISPORT (clk, reset: IN STD_LOGIC;State_inputs: IN STD_LOGIC_VECTOR(0 TO 1);comb_outputs: OUT STD_LOGIC_VECTOR(0 TO 1));END ENTITY s_machine;ARCHITECTURE behv OF s_machine ISTYPE states IS (st0,st1,st2,st3);--定义states为枚举型数据类型SIGNAL current_state, next_state : states;BEGINREG: PROCESS (reset, clk) --时序逻辑进程BEGINIF reset='1' THEN--异步复位Current_state<=st0;ELSIF clk='1' AND clk'EVENT THENcurrent_state<=next_state;--当检测到时钟上升沿时转换至下一状态END IF;END PROCESS;--由信号current_state将当前状态值带出此进程，进入进程COM COM: PROCESS(current_state, state_Inputs) --组合逻辑进程BEGINCASE current_state IS -- 确定当前状态的状态值WHEN st0 =>comb_outputs <= "00"; --初始状态译码输出"00"IF state_inputs="00" THEN--根据外部的状态控制输入"00"next_state<=st0;--在下一时钟后，进程REG的状态将维持为st0ELSEnext_state<=st1;--否则，在下一时钟后，进程REG的状态将为st1END IF;WHEN st1=> comb_outputs<="01";--对应状态st1的译码输出"01"IF state_inputs="00" THEN--根据外部的状态控制输人"00"next_state<=st1;--在下一时钟后，进程REG的状态将维持为st1ELSEnext_state<=st2;-- 否则，在下一时钟后，进程REG的状态将为st2END IF;WHEN st2=> comb_outputs<="10"; --以下依次类推IF state_inputs="11" THENnext_state<=st2;ELSEnext_state<=st3;END IF;WHEN st3=>comb_outputs<="11";IF state_inputs="11" THENnext_state<=st3;ELSEnext_state<=st0;END IF;END CASE;END PROCESS;END ARCHITECTURE behv;图为上述状态机的工作时序图。
reset为异步复位信号，低电平有效，而clk为上升沿有效。
如在第3个脉冲上升沿到来时current_state=“st0”，state_inputs＝“01”，输出comb_outputs=“01”。
第4个脉冲上升沿到来时current_state=“st1”，state_inputs＝“00”，输出comb_outputs=“01”。
综合后的RTL图如图所示。
图例状态机的工作时序图图例状态机的RTL图一般来说，程序的不同进程间是并行运行的，但由于敏感信号设置的不同和电路的延迟，在时序上进程间的动作是有先后的。
如对上例中的状态转换行为来说，有进程REG和COM，它们的敏感信号表分别为（reset,clk）和（current_state,state_inputs），在clk上升沿到来时，进程REG将首先运行，完成状态转换的赋值操作。
如果外部控制信号state_inputs不变，只有当来自进程REG的信号current_state改变时，进程COM才开始动作，并将根据current_state 和state_inputs的值来决定下一有效时钟沿到来后，进程REG的状态转换方向。
这个状态机的两位组合逻辑输出comb_outputs是对当前状态的译码。
我们可以通过这个输出值来了解状态机内部的运行情况，同时还可以利用外部控制信号state_inputs任意改变状态机的状态变化模式。
第5章 VHDL 状态机
(reg_floor＝curr_floor) (req_floor＜curr_floor) (req_floor＞curr_floor /direction:＝idle /direction:＝down /direction:＝up (req_floor＜curr_floor) (req_floor＞curr_floor) /direction:＝down /direction:＝up 下降 空停 上升 (req_floor＝curr_floor) (req_floor＝curr_floor) /direction:＝idle /direction:＝idle (req_floor＜curr_floor)/direction:＝up (req_floor＜curr_floor)/direction:＝down 状态机描述 (b)
TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ; TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ; ， ， ， ， ， ， TYPE m_state IS ( st0，st1，st2，st3，st4，st5 ) ; ， ， ， ， ， : m_state ;
SIGNAL present_state，next_state ，
TYPE BOOLEAN IS (FALSE，TRUE) ； ，
5.1 状态机设计相关语句 5.1.1 类型定义语句 TYPE my_logic IS ( '1' ，'Z' ，'U' ，'0' ) ;
SIGNAL s1 : my_logic ; s1 <= 'Z' ; SUBTYPE 子类型名 IS 基本数据类型 RANGE 约束范围 约束范围; SUBTYPE digits IS INTEGER RANGE 0 to 9 ;
第6章 VHDL状态机
PROCESS (clk,reset) BEGIN IF reset = '1' THEN state <= s0; ELSIF (clk'EVENT AND clk = '1') THEN CASE state IS WHEN s0=> state <= s1; output <= '0'; WHEN s1=> IF input = '1' THEN state <= s0; ELSE state <= s1; END IF; output <= '1' ; END CASE; END IF; END PROCESS; END a;
图6.2 自动售货机状态转换图
6.4 状态机的VHDL设计
1、状态机的VHDL设计步骤
用VHDL设计状态机的步骤是：①分析控制器 设计指标，建立系统算法模型图，即状态转移图； ②分析被控对象的时序状态，确定控制器状态机的 各个状态及输入、输出条件；③应用VHDL语言完 成状态机的描述。
2、状态机的基本结构 状态机一般由三个模块构成：状态寄存器、 次态逻辑和输出逻辑。
4、状态机的VHDL设计相关语句
4.1 状态机的状态定义语句
一般在使用状态机之前应该定义状态的枚举类型， 定义可以在状态机描述的源文件中，也可以在专门的程 序包中。 TYPE m_state IS (st0,st1,st2,st3,st4,st5); 以上定义是将表征状态机的每一状态用文字符号来 表示的，即符号化的状态机，也可以直接在程序或开发 软件中指明状态机的编码方式：
（2）描述次态逻辑的进程：
process(current_state,其他输入信号) begin next_state<=current_state; case current_state is when state1=> … next_state<=某个状态; … when state2=> … end case; end process;
第三章状态机设计介绍
END IF ; WHEN st3=> CS<='0'; A0<='0'; RC<='1'; LOCK<='0'; next_state <= st4; WHEN st4=> CS<='0'; A0<=’1'; RC<='1'; LOCK<='1'; next_state <= st0; WHEN OTHERS => next_state <= st0; END CASE ; END PROCESS COM ;
第 三 章
§3.10 状态机的VHDL设计
3.1 状态机的VHDL设计
为什么要使用状态机FSM
①VHDL综合器易于优化
②容易构成性能良好的同步时序逻辑模块
③状态机的模式简单、程序层次分明、易排错 ④利用同步时序和全局时钟线上可实现高速FSM ⑤运行模式类似于CPU，易于进行顺序控制 ⑥高可靠性，非法状态易控制(优势) ⑦应用广泛。如PS/2，RS232等
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD574 IS PORT(D :IN STD_LOGIC_VECTOR(11 DOWNTO 0); CLK ,STATUS : IN STD_LOGIC; CS,A0,RC,K12X8 : OUT STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(11 DOWNTO 0)); END AD574; ARCHITECTURE behav OF AD574 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL current_state, next_state: states ; SIGNAL REGL :STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; 接下页 BEGIN
状态机VHDL讲解
VHDL的结构非常适合编写状态机，而且编写方式不唯一，电路的集成也会随着编写的方式而改变。
状态机的设计主要用到case when 和if else 两种语句。
Case when 用来指定并行的行为，而if then else 用来设计优先度的编码逻辑。
分析状态机有如下特点：1.对于状态的描述一般先声明一个枚举数据类型，语句如下：Type state_type is(idle,tap1,tap2,tap3,tap4)；2.对于存储当前状态的对象一般用是一个信号，即：Signal state: state_type;3.对于状态机的下一个状态的判断一般是通过对时钟上升沿判断的if then else 语句内嵌case when 语句4.对于状态机的输出则可以用一个条件或者选择信号声明语句，或者再用一个case语句来实现信号输出。
状态机分为三大类型：1．Moore状态机：次态=f(现状)，输出=f(现状)，即输出信号是直接由状态寄存器译码得到2．Mealy状态机：次态=f(现状，输入)，输出=f(现状，输入)，即以现时的输入信号结合即将变成次态的现状编码成信号输出。
3．混合型状态机我们用一个序列信号发生器的实例来做练习。
（状态机将在以后的很多实例中加以运用，请掌握其编写方法）序列信号就是一些串行的周期性信号，这些信号在每个循环周期内1和0数码按一定的规则顺序排列。
下面所讲解的序列发生器能够按规定输出8位’0’，’1’序列。
代码如下：逐行解释：10：清零复位信号，高电平复位清零。
12：序列信号输出。
因为是8位的端口，但序列信号是串行的，所以相当于有8路的序列信号，任取一位端口就是一个序列信号输出。
17：用type声明一种枚举类型。
共8中状态，每个状态都对应唯一的一种输出，至于在什么状态输出什么信号则由程序决定。
18：定义一个state类型信号量，其初始的状态为s0。
19-26：用constant定义一些常量，这些常量将作为在不同状态时的输出信号。
VHDL状态机
ST0 ST1
ST2
ST3 ST4
42
st0 对0809初始化
LOCK:
0-→1 由LOCK 信号锁 存转换 好的数
据
st4 OE=’1'
st1
数据输出 有效
采样周 期等待
st3
st2
启动AD 转换 EOC＝
‘0’正 在转换
EOC=‘1'转换结束
图8-6 控制ADC0809采样状态图
43
PROCESS
30
31
32
33
34
35
36
37
38
以下以ADC0809为例 ，说明状态机的设计 方法。用状态机对 0809进行采样控制首 先必须了解工作时序 ，然后据此作出状态 图，最后写出相应的 VHDL代码。
ADC0809 ALE
sin START OE
clk ADDA EOC D[7..0]
VHDL状态机设计
1
2
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Moore型有限状态机的结构图
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Mealy型有限状态机的结构图
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用户自定义数据类型定义语句
这里介绍与有限状态机设计有重要联 系的其它语法现象，即用户自定义数据类 型定义语句及相关的语法现象。如枚举型 、整数类型、数组类型、记录类型、时间 类型、实数类型等。
39
ADC0809工作时序 地址锁存信号
转换启动控制 进入转换状态 转换状态结束
输出有效控制
输出数据 稳定 40
时序图中，START为转换启动控制 信号，高电平有效；ALE为模拟信号输 入选通端口地址锁存信号，上升沿有效； 一旦START信号有效后，状态信号EOC 即变为低电平，表示进入转换状态。转换 结束后，EOC将变为高电平。此后外部 控制可以使OE由低电平变为高电平（输 出有效），此时，0809的输出数据总线 D[7..0]从原来的高阻态变为输出数据有效 。
Verilog HDL入门基础之时序状态机的设计
时序状态机的设计入门与提高计算机及具有存储器或按照所存储信息执行一系列操作的其他数字系统统称为“时序状态机”，其电路可以通过时序逻辑进行建模。
时序状态机的性能与组合逻辑不同，因为时序状态机的输出不仅仅取决于当前的输入值，而且取决于历史的输入值。
时序状态机被广泛应用于需要指定顺序操作的应用中。
所有的时序状态机都具有如图的通用反馈结构，在这种结构中时序状态机的下一状态是由当前状态和当前输入一起形成的：时序状态机可以按是否受一个公共的时钟控制（钟控）分为同步状态机和异步状态机；根据状态数目是否有限分为有限状态机和无限状态机。
此处只讨论有限状态机。
有限状态机的（FSM）分类有限状态机有米利（Mealy）机和摩尔（Moore）机：米利（Mealy）机：米利（Mealy）机的下一状态和输出都取决于当前状态和当前输入。
摩尔（Moore）机：摩尔（Moore）机的下一状态取决于当前状态和当前输入，而输出仅仅取决于当前状态。
有限状态机常用的描述、开发方法有限状态机可以借助时序图、状态表、状态图以及ASM图进行系统的描述与设计。
•时序图可以用于说明系统中及系统与周围环境的接口中信号的有效输入与状态转移之间的关系。
•状态表与状态转移表以表格的形式表示在当前状态和输入的各种组合下状态机的下一状态和输出•状态转移图（STG）是一种有向图，图中带有标记的节点或顶点与时序状态机的状态一一对应。
当系统处于弧线起点的状态时，用有向边或弧线表示在输入信号的作用下可能发生的状态转移。
米利机STG的顶点用状态进行标记，状态转移图的有向边有下面两种标记方法：（1）用能够导致状态向指定的下一状态转移的输入信号来标记（2）在当前状态下，用输入信号的输出来进行标记摩尔机的状态转移图与米利机相类似，但它的输出是由各状态的顶点来表示的，而不是在弧线上表示•算法状态机（ASM）图是时序状态机功能的一种抽象，是模拟其行为特性的关键工具。
它类似于软件流程图，但显示的是计算流程图（如寄存器操作）的时间顺序，以及在状态机输入影响下发生的时序步骤。
一种数据流调度有限状态机及其VHDL实现
关 键 词 ： Ｅ 控 制 策 略 ； 态机 ； Ｈ Ｌ ＭＰ Ｇ； 状 Ｖ Ｄ 中 图分 类 号 ：Ｔ ２ ４ Ｐ７ 文 献 标 识 码 ： Ａ
拟视频 输 入 解 码 器 采 用 Ｐ ｉｐ公 司 的 Ｓ Ａ １１ 数 字 输 入 由 ｈｌ ｉ Ａ ７ １，
＿． ．Ｌ
ＶＨ ＤＬ是用 来描 述 从 抽 象 到 具体 级 别 硬件 的工
业 标 准语 言 。Ｖ Ｄ Ｈ Ｌ既 可 以被 计 算机 阅读 又 可 以被
人 阅读 ， 支持 硬 件 的设计 、 它 验证 、 合 和测试 ， 支 综 还 持 硬 件设 计数 据 的交 换 、 护 、 改 和硬 件的实 现 以 维 修 及 行 为级 和结 构 级 的 硬 件描 述 ， 且 可 以从 最 抽 象 并
Ｇ ｎｕ ｅｎｍ公 司的 Ｇ ９０ 、 Ｓ００ Ｇ ９０ Ｓ０ ５ Ｇ ９ １ 、 Ｓ０ ０芯 片 组 合 起 来 将 输 入 的串行 数字 信号 转换 成包 含视 频 和音 频信 号 的行 数据 送 入视
频 Ｖ Ｐ Ａ， Ｆ Ｇ 由视频 Ｖ Ｐ Ｆ ＧＡ分 离 ， 将 视 频 信 号 转换 为 ⅥⅣ 格 并
畴 ， 且 状 态 逻 辑 适 用 于 可 编 程 器 件 ， 态 机 的 并 状
ＧＳ９ １ ｏ ０
ＶＤ Ｈ Ｌ行 为级 代 码 与状 态 转 移 图有 对应 映 射 关 系 ，
采 用 ＶＨ ＤＬ和有 限状 态 机 实现 数据 流调 度 既灵 活 方 便 又有 很 好 的可 移植性 。
ＡＵＤＩ Ｏ
（ ＤＳ ． １ １ Ａ Ｐ－ ８ ） ２
ＡＵＤＩ Ｏ
部 控制 、 频 输 入输 出 和音 频 处 理 等 几 个 子 系统 组 视 成 。系统 各功 能模 块 通过 局部 控 制模 块来 监控 和调 度 内部数 据 流 。通过 局 部 系统总 线 依靠 Ｐ Ｉ 口模 Ｃ接
基于VHDL语言的有限状态机设计方法
计算机技术与应用进展 ・ ０ ２ ４ ０
硬币，则给出 １ 盒饮料的同时找回５ 角钱。 这是一个属于Ｍ ａ 型状态机问 ｅｌ ｙ 题。 状态机的状态转换图 如图４ 所示， 投币 信号是输入逻辑变量， 用 Ａ和 Ｂ表示，Ａ １ ＝ 表示投入一枚 １ 元硬币，Ｂ １ ＝ 表示投入一枚 ５ 角硬币。输出信号用 Ｙ和 Ｚ表示， Ｙ１ ＝ 表示售出一盒饮料，Ｚ １ ＝ 表示找回 ５ 角钱。
Ｅ Ｉ Ｙ ＯＯＲ Ｉ ＮＴ Ｔ Ｍ ＥＩ Ｓ
ＰＲ（ Ｏ Ｔ
Ｃ ， Ｉ Ｓ Ｄ Ｌ Ｇ Ｃ 一Ｃ Ｏ Ｋ ＰＲ ： Ｔ ＿ Ｉ； ｄ Ｎ Ｏ ＬＣ
ＡＢ： Ｔ ｅ Ｉ； － Ｉ ｕ － ， Ｉ Ｓ Ｄ Ｌ ＧＣ Ｎ ｓ Ｏ ｐｔ ｎ Ｓ ｎｌ ｉａ ｇ Ｓ ｎｌ ｉａ ｇ
ＢＥ Ｎ ＧＩ
Ｒ Ｇ ： Ｒ Ｃ Ｓ （ｄＣ ） Ｏ Ｅ Ｓ ， Ｅ ＩＰ Ｒ Ｐ
ＢＥ Ｎ ＧＩ
Ｉ Ｒ ＝＇ Ｔ Ｎ Ｆ ｄ ０ ＨＥ ＇
Ｃ ｒ ｎＳａ ＜ Ｓ ； ｕｒ ｔｔ ｅ Ｏ ｅ ｔ ＝
Ｅ ＳＥ ＇ＶＥ Ｌ Ｉ ＣＰＥ ＮＴＡＮＤ ＣＰ＝＇ Ｔ Ｎ １ ＨＥ ＇
态译码电路较少。
３ ｏ 型状态机的描述 Ｍｏｒ ｅ
用Ｖ Ｄ 描述状态转换图如图３ ＨＬ 所示的状态机， 该状态 机属于 Ｍｏｒ型，状态机有四种状态，分别是 Ｓ ， ， ， ｏ ｅ Ｏ Ｓ Ｓ ｌ ２ Ｓ 。有一个状态输入信号 Ａ和一个状态输出信号 Ｙ ３ ｏ 用Ｖ Ｄ 描述 Ｍ Ｏ Ｅ型 ＨＬ Ｏ Ｒ 状态机时， 需要区分组合逻辑 电 路部分和时序逻辑电路部分。用一个 Ｐ Ｏ Ｅ Ｓ Ｒ Ｃ Ｓ 语句描述 Ｎ 组合逻辑电路和输出组合逻辑电路， Ｓ 用另一个 Ｐ Ｏ Ｅ Ｓ Ｒ ＣＳ 语句描述当前状态寄存器， 属于时序逻辑电路。 Ｐ Ｏ Ｅ Ｓ 用 Ｒ ＣＳ 语句描述时序逻辑电路要用到 Ｉ Ｃ ＇ Ｅ Ｔ Ｄ Ｆ Ｅ Ｎ Ａ Ｃ ＰＶ Ｎ Ｐ＝１ １ ． ＴＥ Ｈ Ｎ语句，并且要把时钟信号引入敏感信号列表中。因为 Ｍ Ｏ Ｅ型状态机的输出只与当前的状态有关，所以在描述 ＯＲ 图３ ｏ 型状态机状态转换图 Ｍｏｒ ｅ 组合逻辑电路的进程中用 Ｃ Ｓ－ Ｅ 语句判别有限状态 Ａ ＥＷＨ Ｎ Ｆ ＬＥＥ Ｄ语 － 机的四个状态， 把输出 信号变量的赋值语句放在 Ｉ－Ｌ ＥＥ Ｄ语句之后，而不能放在 Ｉ Ｅ Ｓ－Ｎ Ｆ Ｓ－Ｎ Ｅ
10进制加减计数器状态机的VHDL设计
10进制加减计数器状态机的VHDL设计一、【设计目的】学习并掌握Quartus II 开发系统的基本操作。
掌握用Quartus II进行文本输入法进行电路设计、编译和仿真方法。
掌握CPLD/FPGA的开发流程。
掌握EDA实验开发系统的使用。
掌握状态机的原理。
掌握简单状态机的VHDL设计方法掌握计数器的设计方法。
掌握带有复位和和时钟使能的10进制计数器的原理。
掌握通用计数器的设计方法。
学习使用VHDL进行时序逻辑电路的设计。
学习利用真值表编写VHDL程序。
学习掌握7段数码显示译码器设计的原理。
掌握VHDL语言方式设计7段数码显示译码器。
学习掌握8位数码管动态扫描显示电路的原理。
掌握VHDL语言设计8位数码管动态扫描显示电路学习VHDL语言设计较复杂的电路方法。
二、【设计任务】设计要求用VHDL语言设计一个状态机，要求具有以下状态和功能中的四种或者四种以上：A.复位功能B.8、10或者16进制加法计数C.8、10或者16进制减法计数D.数码管以任何方式闪动E.8个LED灯以任何方式闪动F.蜂鸣器发声或者播放一段音乐G.并用两位数码管将结果显示出来本次设计选用的功能状态为：A.复位功能B.十进制加法计数C.十进制减法计数D.数码管闪动E.8个led灯闪动F.并用两位数码管将结果显示出来功能实现说明Clk为50MHz的时钟信号输入；rst为复位控制按键（低电平有效）；en(0-2)通过三个按键分别控制3种状态（低电平有效）。
1.当en(0)=`0`时，启动加法计数并将结果动态显示到两位数码管上，同时另外的两位数码管的6段以相反方向按顺序闪烁2.当en(1)=`0`时，启动减法计数并将结果动态显示到两位数码管上，同时另外的两位数码管的6段以相反方向按顺序闪烁，闪烁方向与加法的相反；3.当en(2)=`0`时，启动LED闪烁功能，LED灯按顺序逐个流水闪动；4.当rst=`0`时，复位清零；三、【设计代码】library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;-----------------------------------------------------------------------------ENTITY cnt16 ISPORT (clk : IN std_logic; --50MHz时钟信号输入rst : IN std_logic; ---复位功能输入en : IN std_logic_vector(2 DOWNTO 0); ---状态选择输入led8 : OUT std_logic_vector(7 DOWNTO 0); --各段数据输出com8 : OUT std_logic_vector(7 DOWNTO 0)); ---各位数据输出END cnt16;-----------------------*****对各个信号进行定义****------------------------------------- ARCHITECTURE arch OF cnt16 ISsignal cnt : std_logic_vector(25 downto 0 );signal data : std_logic_vector(3 downto 0);signal led8_xhdl : std_logic_vector(7 downto 0);signal com8_xhdl : std_logic_vector(7 downto 0);signal coud1 : std_logic_vector(3 downto 0);signal coud2 : std_logic_vector(3 downto 0);signal s1 : std_logic;signal s2 : std_logic;signal s3 : std_logic;signal coud : std_logic_vector(3 downto 0);signal first : std_logic_vector(3 downto 0); --0000signal second : std_logic_vector(3 downto 0); --0000 0000 0000 1001 signal jinwei: std_logic;------------------------------------------------------------------------------------------------------------- beginled8<=led8_xhdl;com8<=com8_xhdl;----------------------- *****状态控制部分*************--------------------------------------------- process(en)beginif en="110"then ----状态控制，低电平有效s1<='1';s2<='0';s3<='0';else if en="101"thens2<='1';s1<='0';s3<='0';else if en="011"thens3<='1';s1<='0';s2<='0';end if;end if;end if;end process;-------------------------------------------------------------------------------------------------------------------------------**********时钟分频部分********----------------------------------process(clk,rst)beginif(rst='0')thencnt<="00000000000000000000000000";elsif(clk'event and clk='1')thencnt<=cnt+1; -----来一个时钟信号cnt加1end if;end process;----------------------------------------------------------------------------------------------------------------------*****-加减计数器的个位-*******------------------------------- process(cnt(24),rst,s1,s2)beginif(rst='0')thenfirst<="0000";jinwei<='0';elsif(cnt(24)'event and cnt(24)='1')then ---每隔(1/50)*48=0.96s计数一次if (s1='1')thenif(first="1001")then ---10进制计数first<="0000";jinwei<='1';elsejinwei<='0';first<=first+1; ---加法计数end if;else if(s2='1')thenif(first="0000")thenfirst<="1001";jinwei<='1';elsejinwei<='0';first<=first-1; ---减法计数end if;end if;end if;end if;end process;-------------------------------------------------------------------------------------------------------------------*********-加减计数器的十位*******-------------------------- process(jinwei,rst,s1,s2)beginif(rst='0')thensecond<="0000";elsif(jinwei'event and jinwei='1')then ---每来1个位产生的进位信号则十位加（减）1if (s1='1')thenif(second="1001")thensecond<="0000";elsesecond<=second+1;end if;else if(s2='1')thenif(second="0000")thensecond<="1001";elsesecond<=second-1;end if;end if;end if;end if;end process;------------------------------------------------------------------------------------------------------------------------------------------------*****闪动数码管的计数***--------------------------------------- process(cnt(23),rst,s1,s2)beginif(rst='0')thencoud<="0000";else if(cnt(23)'event and cnt(23)='1')then ----每隔(1/50)*46=0.92s计数一次if(s1='1')thenif(coud="0101")thencoud<="0000";elsecoud<=coud+1;end if;else if(s2='1')thenif(coud="0000")thencoud<="0101";elsecoud<=coud-1;end if;end if;end if;end if;end if;end process;--------------------------------------------------------------------------------------------------------------------------***码变换****---------------------------------------------process(coud,rst)begincase coud iswhen"0000" => coud1<="1010";coud2<="1010";when"0001" => coud1<="1011";coud2<="1111";when"0010" => coud1<="1100";coud2<="1110";when"0011" => coud1<="1101";coud2<="1101";when"0100" => coud1<="1110";coud2<="1100";when"0101" => coud1<="1111";coud2<="1011";when others => coud1<="0000";coud2<="0000";end case;end process;--------------------------------------------------------------------------------------------****************显示部分***************--process(rst,s1,s2,s3,cnt(17 downto 16),cnt(25 downto 23))beginif(rst='0')thencom8_xhdl<="11110000";led8_xhdl <= "00000000";else if s1='1'or s2='1'then ----计数以及数码管闪动部分的扫描case cnt(17 downto 16) iswhen"10" => com8_xhdl<="11111110";data<=first;when"01" => com8_xhdl<="11111101";data<=second;when"00" => com8_xhdl<="01111111";data<=coud1;when"11" => com8_xhdl<="10111111";data<=coud2;end case;case data isWHEN "0000" =>led8_xhdl <= "00111111"; --0WHEN "0001" =>led8_xhdl <= "00000110"; --1WHEN "0010" =>led8_xhdl <= "01011011"; --2WHEN "0011" =>led8_xhdl <= "01001111"; --3WHEN "0100" =>led8_xhdl <= "01100110"; --4WHEN "0101" =>led8_xhdl <= "01101101"; --5WHEN "0110" =>led8_xhdl <= "01111101"; --6WHEN "0111" =>led8_xhdl <= "00000111"; --7WHEN "1000" =>led8_xhdl <= "01111111"; --8WHEN "1001" =>led8_xhdl <= "01101111"; --9WHEN "1010" =>led8_xhdl <= "00000001";WHEN "1011" =>led8_xhdl <= "00000010";WHEN "1100" =>led8_xhdl <= "00000100";WHEN "1101" =>led8_xhdl <= "00001000";WHEN "1110" =>led8_xhdl <= "00010000";WHEN "1111" =>led8_xhdl <= "00100000";WHEN OTHERS =>led8_xhdl <= "00000011";END CASE;else if s3='1'then ----8个LED灯闪动的扫描，闪动周期为0.92s-1s case cnt(25 downto 23) iswhen"000" => com8_xhdl<="11111110";led8_xhdl<="10000000" ;when"001" => com8_xhdl<="11111101";led8_xhdl<="10000000" ;when"010" => com8_xhdl<="11111011";led8_xhdl<="10000000" ;when"011" => com8_xhdl<="11110111";led8_xhdl<="10000000" ;when"100" => com8_xhdl<="11101111";led8_xhdl<="10000000" ;when"101" => com8_xhdl<="11011111";led8_xhdl<="10000000" ;when"110" => com8_xhdl<="10111111";led8_xhdl<="10000000" ;when"111" => com8_xhdl<="01111111";led8_xhdl<="10000000" ;end case;end if;end if;end if;end process;end arch;。
基于状态机的帧同步VHDL设计
保 护称 为后 方 保 护 。帧 同 步器 电路 设 计 的 原 则 是 ：同
步建立 时 ，假 同步概率要小 ，同步建立后漏 同步概 率
要小 。
支 路
图 １数字 复 接系统框 图
传 统的 复接方 案可 以分 为两 类 ：定 长 帧方案和 变 长
帧方案 ，。变长帧方案能对多种业务流进行灵活的复 接 ，随着媒体业务的数据单元的长度而改变帧长 ，具有 很高的复接效率。然而，变长帧方案的同步特性较差 ，
；
续 进 行搜 索
ｅｓ ｌ ｅ
… 一 未 搜索 到 同步 头 ，继
一
一 ｏ ，
ｇ ｔ 一 ｅ ＜＝ ０；
Ｓ ｔｈ ＝～ ； ｗｉ ＜ ０ ｃ
ｓ ａｔ ｔ ｅ＜＝ｓ Ｏ；
ｅ ｄｉ ｎ ； ｆ
ｗｈ ｎ ｌ ＞ … ｅ ＝ ｓ
Ｃ０ｕｎｆ １
—
同步 步校核 １
ｉｃ ｕ ｔ＿１ ８ Ｉ ７ｔ ｅ ｆ ｏ ｎ１ ２ ＝ ２ ｎ ｈ
１８ ＜＝０ … ２ ；
一 一 帧 信 息
（ ２ ｂｔ １８ ｉ ）后 ，检测 帧 同步头 ｉａ ｅ ｅ ｆ ｃ ＝０ ｈ ｎ ｔ … 一 检测 是 帧 同步 头
转 入同步 步 校核２
ｇ ｔ １ ｅ ＜＝‘ ’
ｓ ｔｈ ＝～ ｗｉ ＜ ０ ｃ
ｓ ａｔ ｔ ｅ＜＝ｓ ２；
＝ ． 帧 同步原 理
本 文 设 计 的 帧 格 式 如 图 ２ 示 ，对 于 速 率 为 所
提高传输效率。数字复接就是实现这种数字信号合并的 １ ２ Ｍｂ ｓ 数 据 信 号 ， 由 时 长 为］５ ｓ 基 本 帧 构 ． ４ ｐ的 ０ ２ ｕ的
专 门技 术 ，系 统 框 图如 图 １ 示 。 为使 得 分 接 器 的帧 状 成 ，每 个 基 本 帧 分 成 １个 时 隙 ，每 个 时 隙 传 送 ８ ｉ 所 ６ ｂｔ 数