第5章存储器原理与接口
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微机原理与接口技术(第三版)课本习题答案
第二章 8086体系结构与80x86CPU1．8086CPU由哪两部分构成？它们的主要功能是什么？答：8086CPU由两部分组成：指令执行部件(EU，Execution Unit)和总线接口部件(BIU，Bus Interface Unit)。
指令执行部件（EU）主要由算术逻辑运算单元(ALU)、标志寄存器FR、通用寄存器组和EU控制器等4个部件组成，其主要功能是执行指令。
总线接口部件(BIU)主要由地址加法器、专用寄存器组、指令队列和总线控制电路等4个部件组成，其主要功能是形成访问存储器的物理地址、访问存储器并取指令暂存到指令队列中等待执行，访问存储器或I／O端口读取操作数参加EU运算或存放运算结果等。
2．8086CPU预取指令队列有什么好处？8086CPU内部的并行操作体现在哪里？答：8086CPU的预取指令队列由6个字节组成，按照8086CPU的设计要求，指令执行部件（EU）在执行指令时，不是直接通过访问存储器取指令，而是从指令队列中取得指令代码，并分析执行它。
从速度上看，该指令队列是在CPU内部，EU从指令队列中获得指令的速度会远远超过直接从内存中读取指令。
8086CPU内部的并行操作体现在指令执行的同时，待执行的指令也同时从内存中读取，并送到指令队列。
5．简述8086系统中物理地址的形成过程。
8086系统中的物理地址最多有多少个？逻辑地址呢？答：8086系统中的物理地址是由20根地址总线形成的。
8086系统采用分段并附以地址偏移量办法形成20位的物理地址。
采用分段结构的存储器中，任何一个逻辑地址都由段基址和偏移地址两部分构成，都是16位二进制数。
通过一个20位的地址加法器将这两个地址相加形成物理地址。
具体做法是16位的段基址左移4位(相当于在段基址最低位后添4个“0”)，然后与偏移地址相加获得物理地址。
由于8086CPU的地址线是20根，所以可寻址的存储空间为1M字节，即8086系统的物理地址空间是1MB。
微机原理第五章 存储器
eg：要将6116SRAM放在8088CPU最低地址区域
（00000H~007FFH）
A11
CPU
A19
…
A0~A10
6116 CS
2）部分译码法 系统总线中的地址总线除片内地址外，部分高位地址（不是
全部高位地址）接到片外译码电路中参加译码，形成片选信号。 因此对应于存储芯片中的单元可有多个地址 。
（二）内存与CPU连接时的速度匹配
对CPU来说，读/写存储器的操作都有固定的时序（对8086 来说需要4个时钟周期），由此也就决定了对内存的存取速 度要求。
（三）内存容量的配置、地址分配 1. 内存容量配置
• CPU寻址能力（地址总线的条数） 软件的大小（对于通用计算机，这项不作为主要因素）
2. 区域的分配 RAM ROM 3. 数据组织 （按字节组织） 16位数据，低位字节在前，高位字节在后，存储器奇偶分体 （四）存储器芯片选择 根据微机系统对主存储器的容量和速度以及所存放程序的不同等 方面的要求来确定存储器芯片。它包括芯片型号和容量的选择。
24V
S
SiO2 G
D
字线
Vcc 位 线 输 出
P+ + + P+ N衬底
浮栅MOS
位
D
线
浮栅管
S
特点： 1）只读， 失电后信息不丢失 2）紫外线光照后，可擦除信息， 3）信息擦除可重新灌入新的信息（程序） 典型芯片（27XX） 2716（2K×8位），2764（8K ×8位）……
D0 D8
CE
址
线
存储体
启动
控制逻辑 控制线
读 写
数 据 CPU
电寄
路存
器数
（00000H~007FFH）
A11
CPU
A19
…
A0~A10
6116 CS
2）部分译码法 系统总线中的地址总线除片内地址外，部分高位地址（不是
全部高位地址）接到片外译码电路中参加译码，形成片选信号。 因此对应于存储芯片中的单元可有多个地址 。
（二）内存与CPU连接时的速度匹配
对CPU来说，读/写存储器的操作都有固定的时序（对8086 来说需要4个时钟周期），由此也就决定了对内存的存取速 度要求。
（三）内存容量的配置、地址分配 1. 内存容量配置
• CPU寻址能力（地址总线的条数） 软件的大小（对于通用计算机，这项不作为主要因素）
2. 区域的分配 RAM ROM 3. 数据组织 （按字节组织） 16位数据，低位字节在前，高位字节在后，存储器奇偶分体 （四）存储器芯片选择 根据微机系统对主存储器的容量和速度以及所存放程序的不同等 方面的要求来确定存储器芯片。它包括芯片型号和容量的选择。
24V
S
SiO2 G
D
字线
Vcc 位 线 输 出
P+ + + P+ N衬底
浮栅MOS
位
D
线
浮栅管
S
特点： 1）只读， 失电后信息不丢失 2）紫外线光照后，可擦除信息， 3）信息擦除可重新灌入新的信息（程序） 典型芯片（27XX） 2716（2K×8位），2764（8K ×8位）……
D0 D8
CE
址
线
存储体
启动
控制逻辑 控制线
读 写
数 据 CPU
电寄
路存
器数
微型计算机原理与组成-第5章 储存系统
· 读取CMOS-SRAM中的设备配置，确 定硬件运行环境。
· 系统引导、启动。
· 基本的输入输出控制程序。 · 存储一些重要的数据参数。 · 部分机器还含有硬化的部分操作系统。
ROM-BIOS一般为几十KB的容量，并 有逐渐加大的趋势，常为掩膜式ROM。 目前高档PC机已采用快速擦写存储器， 使ROM BIOS 的功能由软盘软件支撑升级。
5.4.5 页式虚拟存储器 页式虚拟存储器中的基本信息传送单 位为定长的页。
5.4.6 段页式虚拟存储器简介
段式虚拟存储器和页式虚拟存储器各有 其优缺点，段页式管理综合了两者的优点， 将存储空间仍按程序的逻辑模块分成段， 以保证每个模块的独立性及便于用户公用； 每段又分成若干个页。 页面大小与实存页相同，虚存和实存之 间的信息调度以页为基本传送单位。
2．CMOS-RAM 用于记录设备配置参数，如内存容量， 显示器类型，软硬磁盘类型及时钟信息等。 CMOS-RAM采用CMOS工艺制成，功耗很 少。
3．ROM-BIOS
ROM-BIOS用于存放基本的输入输出 系统程序，是操作系统驻留在内存中的最 基本部分，其主要用于以下几个方面。
· 开机后的自检。检测对象涉及计算机 系统的各主要功能部件包括CPU、ROM、 RAM、系统接口电路和键盘、软、硬磁 盘等外设。
5.1.1存储器的分类
1. 按存储介质分 按存储介质可以将存储器分为三种：半 导体存储器、磁表面存储器和光存储器。
2. 按存取方式分
按照存储器的存取可方式分为随机存取 （读写）存储器、只读存储器、顺序存取存 储器和直接存取存储器等。
微机原理与接口技术 第5章课后作业答案
4
D0～ D7 8088系统 BUS
D0～ D7 · · · A0 SRAM 6116
A0 A 10
MEMW
A 10
R/W OE D0～ D7 CS
MEMR
D0～ D7 A0 · · ·
A0 A 10 R/W OE CS
A 10
MEMW MEMR & A 18 A 17 A 19 A 16 A 15 A 14 A 13 A 12 A 11
5.10 74LS138译码器的接线图如教材第245页的图5-47所示，试判断其输出端Y0#、Y3#、Y5#和 Y7＃所决定的内存地址范围。
解：因为是部分地址译码（A17不参加译码），故每个译码输出对应2个地址范围： Y0＃：00000H ～ 01FFFH 和 20000H ～ 21FFFH Y3＃：06000H ～ 07FFFH 和 26000H ～ 27FFFH
5.2 为什么动态RAM需要定时刷新？
解：DRAM的存储元以电容来存储信息，由于存在漏电现象，电容中存储的电荷会逐渐泄漏，从而使信息丢失或出 现错误。因此需要对这些电容定时进行“刷新”。 5.3 CPU寻址内存的能力最基本的因素取决于___________。 解：地址总线的宽度。 5.4 试利用全地址译码将6264芯片接到8088系统总线上，使其所占地址范围为32000H～33FFFH。 解：将地址范围展开成二进制形式如下图所示。 0011 0010 0000 0000 0000 0011 0011 1111 1111 1111
解：
（1）特点是：它结合了RAM和ROM的优点，读写速度接近于RAM，断电后信息又不会丢失。 （2）28F040的编程过程详见教材第222～223页。 5.14 什么是Cache？它能够极大地提高计算机的处理能力是基于什么原理？ 解： （1）Cache 是位于CPU与主存之间的高速小容量存储器。 （2）它能够极大地提高计算机的处理能力，是基于程序和数据访问的局部性原理。 5.15 若主存DRAM的的存取周期为70ns，Cache的存取周期为5ns，有它们构成的存储器的平 均存取周期是多少？ 解：平均存取周期约为 70×0.1ns + 5×0.9ns =11.5ns。
微机原理第5章半导体存储器(精)
2
高速缓冲存储器(Cache)。这个存储器 所用芯片都是高速的,其存取速度可与微处 理器相匹配,容量由几十K～几百K字节,通常 用来存储当前使用最多的程序或数据。
内存储器,速度要求较快(低于Cache),有一 定容量(受地址总线位数限制),一般都在几十 兆字节以上。
3
外存,速度较慢,但要求容量大,如软盘, 硬盘,光盘等。其容量可达几百兆至几十个 GB,又称“海量存储器”,通常用来作后备存 储器,存储各种程序和数据,可长期保存,易于 修改,要配置专用设备。
M / IO
•
1
前1K
A11
•
1
后1K
23
前 1K A =0 11 0000000000000000 ～ 0000001111111111B 即 0000～03FFH
后 1K A =1 11 0000100000000000 ～0000101111111111B 即 0800～0BFFH
可见,地址不连续!
选用存储器时,存取速度最好选与CPU 时序相匹配的芯片。另外在满足存储器总 容量前提下,尽可能选用集成度高,存储容量 大的芯片。
14
5.2 读写存储器RAM
5.2.1 静态RAM(SRAM) SRAM的基本存储电路由6个MOS管
组成,为双稳态触发器，其内部结构请自 己看书。
⒈ 2114存储芯片,为1K*4位
27
图中数据总线驱动器采用74LS245,其逻
辑框图与功能表三态如下:
门
A
•
•B
使能 方向控制
G
DIR
操作
&
•
•
0
0
BA
0
1
AB
高速缓冲存储器(Cache)。这个存储器 所用芯片都是高速的,其存取速度可与微处 理器相匹配,容量由几十K～几百K字节,通常 用来存储当前使用最多的程序或数据。
内存储器,速度要求较快(低于Cache),有一 定容量(受地址总线位数限制),一般都在几十 兆字节以上。
3
外存,速度较慢,但要求容量大,如软盘, 硬盘,光盘等。其容量可达几百兆至几十个 GB,又称“海量存储器”,通常用来作后备存 储器,存储各种程序和数据,可长期保存,易于 修改,要配置专用设备。
M / IO
•
1
前1K
A11
•
1
后1K
23
前 1K A =0 11 0000000000000000 ～ 0000001111111111B 即 0000～03FFH
后 1K A =1 11 0000100000000000 ～0000101111111111B 即 0800～0BFFH
可见,地址不连续!
选用存储器时,存取速度最好选与CPU 时序相匹配的芯片。另外在满足存储器总 容量前提下,尽可能选用集成度高,存储容量 大的芯片。
14
5.2 读写存储器RAM
5.2.1 静态RAM(SRAM) SRAM的基本存储电路由6个MOS管
组成,为双稳态触发器，其内部结构请自 己看书。
⒈ 2114存储芯片,为1K*4位
27
图中数据总线驱动器采用74LS245,其逻
辑框图与功能表三态如下:
门
A
•
•B
使能 方向控制
G
DIR
操作
&
•
•
0
0
BA
0
1
AB
微机原理第5章存储器系统
71
3. 工作方式
数ห้องสมุดไป่ตู้读出 字节写入：每一次BUSY正脉冲写
编程写入
入一个字节
自动页写入：每一次BUSY正脉冲写
入一页（1~ 32字节）
字节擦除：一次擦除一个字节 擦除
片擦除：一次擦除整片
72
4. EEPROM的应用
可通过编写程序实现对芯片的读写； 每写入一个字节都需判断READY / BUSY
主存储器 虚拟存储系统
磁盘存储器
8
Cache存储系统
对程序员是透明的 目标：
提高存储速度
Cache
主存储器
9
虚拟存储系统
对应用程序员是透明的。 目标：
扩大存储容量
主存储器
磁盘存储器
10
3. 主要性能指标
存储容量（S）（字节、千字节、兆字节等） 存取时间（T）（与系统命中率有关）
端的状态，仅当该端为高电平时才可写 入下一个字节。
P219例
73
四、闪速EEPROM
特点：
通过向内部控制寄存器写入命令的方法 来控制芯片的工作方式。
74
工作方式
数据读出
读单元内容 读内部状态寄存器内容 读芯片的厂家及器件标记
CAS：列地址选通信号。
地址总线上先送上行地址，后送上列地址，它们 分别在#RAS和#CAS有效期间被锁存在锁存器中。
WE：写允许信号
DIN： 数据输入
WE=0 WE=1
数据写入 数据读出
DOUT：数据输出
49
3. 2164在系统中的连接
与系统连接图
50
三、存储器扩展技术
51
1. 存储器扩展
1 A15 1 A14 1 A13
3. 工作方式
数ห้องสมุดไป่ตู้读出 字节写入：每一次BUSY正脉冲写
编程写入
入一个字节
自动页写入：每一次BUSY正脉冲写
入一页（1~ 32字节）
字节擦除：一次擦除一个字节 擦除
片擦除：一次擦除整片
72
4. EEPROM的应用
可通过编写程序实现对芯片的读写； 每写入一个字节都需判断READY / BUSY
主存储器 虚拟存储系统
磁盘存储器
8
Cache存储系统
对程序员是透明的 目标：
提高存储速度
Cache
主存储器
9
虚拟存储系统
对应用程序员是透明的。 目标：
扩大存储容量
主存储器
磁盘存储器
10
3. 主要性能指标
存储容量（S）（字节、千字节、兆字节等） 存取时间（T）（与系统命中率有关）
端的状态，仅当该端为高电平时才可写 入下一个字节。
P219例
73
四、闪速EEPROM
特点：
通过向内部控制寄存器写入命令的方法 来控制芯片的工作方式。
74
工作方式
数据读出
读单元内容 读内部状态寄存器内容 读芯片的厂家及器件标记
CAS：列地址选通信号。
地址总线上先送上行地址，后送上列地址，它们 分别在#RAS和#CAS有效期间被锁存在锁存器中。
WE：写允许信号
DIN： 数据输入
WE=0 WE=1
数据写入 数据读出
DOUT：数据输出
49
3. 2164在系统中的连接
与系统连接图
50
三、存储器扩展技术
51
1. 存储器扩展
1 A15 1 A14 1 A13
存储器
外存平均访问时间ms级: 硬盘 9~10ms 光盘 80~120ms 内存平均访问时间ns级: SRAM Cache1 ~ 5ns SDRAM内存 7~15ns EDO内存 60~80ns EPROM存储器 100~400ns
5.1.3 半导体存储器芯片的结构
地 址 寄 存 地 址 译 码
存储体
– – – – – – 8根地址线 A7～A0 1根数据输入线 DIN 1根数据输出线 DOUT 行地址选通 RAS* 列地址选通 CAS* 读写控制 WE*
NC DIN WE* RAS* A0 A2 A1 GND
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
VSS CAS* DOUT A6 A3 A4 A5 A7
5.2.3 动态RAM
• DRAM的基本存储单元是单个场效应管及其极 间电容 • 每个基本存储单元存储二进制数一位 • 许多个基本存储单元形成行列存储矩阵 • 必须配备“读出再生放大电路”进行刷新 • 每次同时对一行的存储单元进行刷新
• DRAM一般采用“位结构”存储体： –每个存储单元存放一位 –需要8个存储芯片构成一个字节单元 –每个字节存储单元具有一个地址
一、DRAM一般结构
Ed T0 B 位线 C0 Y选择线 （列） T2 A 数据线
字线 X(行)选择线 C C1 T1
预充
特点：外部地址线是内部地址的一半
动态RAM的举例－Intel 2164
4.2 随机读写存储器（RAM）
二、DRAM芯片2164
• 存储容量为 64K×1 • 16个引脚：
Cache
CPU I/O接口
内存
外存
5.1 半导体存储器的分类
微机原理和接口技术-5-2 存储系统
0110000000000000 1111111111111111
20
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
例3 （1）解：如果ROM和RAM存储器芯片都采用 8K×1的芯片，试画出存储器与CPU的连接图。
MREQ# A15-0 R/W#
CPU
D7~D0
OE#
例2解
微机原理与接口技术---Chapter5 存储器
MREQ# A20-0 R/W#
CPU
D7~D0
OE#
A20-18
000
3-8译码器
001
010
A17-0
WE A CS
256K ×8
D
WE A CS
256K ×8
D
WE A CS
256K ×8
D
D7~D0
D7~D0
D7~D0
…
111
WE A CS
如果采用的字节编址方式，则需要20条地址线，因为220=1024K byte。
注：字编址方式时，每个32位字地址能够访问4个字节； 如果按照字节编址方式，则每个地址只对应一个字节， 因此所需的地址数是前者的4倍， 218* 4=220 ，即需要20条地址线）
13
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
解：256K*8位SRAM芯片包含18根地址线 (1) 该存储器需要2048K/256K = 8片SRAM芯片； (2) 需要21条地址线， 因为221=2048K， 其中高3位经过译码器输出后用于芯片选择， 低18位作为每个存储器芯片的地址输入。 (3) 该存储器与CPU连接的结构图如下。
20
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
例3 （1）解：如果ROM和RAM存储器芯片都采用 8K×1的芯片，试画出存储器与CPU的连接图。
MREQ# A15-0 R/W#
CPU
D7~D0
OE#
例2解
微机原理与接口技术---Chapter5 存储器
MREQ# A20-0 R/W#
CPU
D7~D0
OE#
A20-18
000
3-8译码器
001
010
A17-0
WE A CS
256K ×8
D
WE A CS
256K ×8
D
WE A CS
256K ×8
D
D7~D0
D7~D0
D7~D0
…
111
WE A CS
如果采用的字节编址方式，则需要20条地址线，因为220=1024K byte。
注：字编址方式时，每个32位字地址能够访问4个字节； 如果按照字节编址方式，则每个地址只对应一个字节， 因此所需的地址数是前者的4倍， 218* 4=220 ，即需要20条地址线）
13
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
解：256K*8位SRAM芯片包含18根地址线 (1) 该存储器需要2048K/256K = 8片SRAM芯片； (2) 需要21条地址线， 因为221=2048K， 其中高3位经过译码器输出后用于芯片选择， 低18位作为每个存储器芯片的地址输入。 (3) 该存储器与CPU连接的结构图如下。
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主要目的在于解决速度与成本的问题。其容量呈 金字塔形分布，速度逐级下降但容。
2020/6/20
《机械系统计算机控制课件》
5
5.2 多层存储结构概念
2020/6/20
《机械系统计算机控制课件》
6
5.2 多层存储结构概念
高速缓存是计算机 提高整体性能的一 种技术。由于Cache只
占存储器的很少一部分，成 本增加不多，解决了速度与
《机械系统计算机控制课件》
4
5.2 多层存储结构概念
由于内存的工作速度总是不能满足CPU的需要， 同时内存在容量上也总是落后于系统软件和应 用软件的需要。因此，要取得一个兼有大容量、 高速度和低成本的存储系统，应该在系统结构 的设计上综合利用各种存储器的特长，回避其 弱点，组成一个在性价比上最忧的存储系统， 为此，提出了多层存储器结构的概念。
存储器是计算机的重要组成部分，用来存储程序和数据。
存储器的性能一直是计算机性能的主要指标。
所谓存储器，是指许多存储器单元的集合。
2020/6/20
《机械系统计算机控制课件》
3
5.1 存储器分类
存储器按作用分类
RAM
内存
存储器
外存
ROM
SRAM DRAM EPROM EEROM
高速缓存
2020/6/20
5.4.1 8086CPU的存储器接口
1.不同模式下CPU的存储器接口
8086CPU在最小模式和最大模式下的配置是不同的。 所以8086CPU在最小模式和最大模式下的内存接口 配置也不相同。
最小模式下的配置见图5.8，最大模式下的配置见图5.9。
2020/6/20
《机械系统计算机控制课件》
18
5.4 8086系统的存储器组织
2020/6/20
《机械系统计算机控制课件》
8
5.2 多层存储结构概念
Cache——主存层次解决的是CPU与主存速度上的差距。
Cache——主存层次的速度接近于CPU，但容量却是主 存的。 主存——辅存层次解决了存储器的大容量与低成本之间 的矛盾。
程序员可以把主存、辅存看成统一的整体，可以利用比 主存实际容量大得多的逻辑地址编写程序。
5.4 8086系统的存储器组织
5.4.1 8086CPU的存储器接口 实现接口包括三项工作： 存储器结构的确定； 存储器芯片的选择； 存储器接口设计。
其中，存储器接口设计实际上就是要解决存储器 与系统三大总线的正确连接与时序匹配问题。
2020/6/20
《机械系统计算机控制课件》
17
5.4 8086系统的存储器组织
存储电路有规则地组合起来，构成了存储体；
存储器是由大量的存储体构成。
一个存储器芯片除了存储体外，还有许多外围电路： 地址译码器；
I/O电路； 片选控制ຫໍສະໝຸດ ； 集电极开路或三态输出缓冲器。2020/6/20
《机械系统计算机控制课件》
15
5.3 主存储器及存储控制
5.3.2主存储器的基本组成
存储器的地址译码有两种方式： 单译码（字结构）； 双译码（复合译码结构）。
这种系统的不断发展和完善，就逐步形成了现在广泛使 用的虚拟存储系统。
2020/6/20
《机械系统计算机控制课件》
9
5.2 多层存储结构概念
在这个系统中，程序员可用机器指令地址码对整个程序 统一编址。
这种指令地址码称为虚拟地址、逻辑地址或程序地址等， 其对应的存储容量称为虚拟容量或程序空间。
主存的实际地址称为物理地址、实（存）地址，其对应 的存储容量称为主存容量、实存容量或实（主）存空间。
地址线根数为13，2的13次方＝8K
速度(存储器访问时间)
低速在300 ns以上 , 中速在100 ns ~ 200 ns之间, 超高速小于20 ns。
6116 RAM为120 ns，2764 EPROM为200 ns
2020/6/20
《机械系统计算机控制课件》
11
5.3 主存储器及存储控制
5.3.1主存储器——主要指标
8086CPU在最小模式下的内存接口配置：
2020/6/20
《机械系统计算机控制课件》
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5.4 8086系统的存储器组织
1KB=210B 8KB=213B 16KB=214B 32KB=215B 64KB=216B 128KB=217B 256KB=218B
1MB=220B
1GB=230B
1TB=240B
2020/6/20
《机械系统计算机控制课件》
12
5.3 主存储器及存储控制
5.3.2主存储器的基本组成
2020/6/20
2020/6/20
《机械系统计算机控制课件》
10
5.3 主存储器及存储控制
5.3.1主存储器——主要指标
容量 存储容量
存储容量 = 单元数 X 数据线位数(bit)
例: 2764 EPROM的容量为 (8K X 8bit)
地址线根数为13， 2的13次方＝8K
6264 SRAM的容量为 (8K X 8bit)
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5.3 主存储器及存储控制
5.3.2主存储器的基本组成
半导体存储器RAM可分为静态和动态两种。
静态存储器单元电路由双稳态触发器构成；
动态存储器单元电路由MOS开关管和电容器构成。
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5.3 主存储器及存储控制
5.3.2主存储器的基本组成
字结构——n根地址线输入经全译码得到2n个输出， 用以选择2n个字。
复合译码结构——把n根地址线分成接近相等的两段，分别
译码，产生一组X地址线和一组Y地址线，然后让X地址线和一 组Y地址线在字存储单元列成矩阵的存储体中一一相“与”，选 择出相应的存储体。
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价格的矛盾。
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5.2 多层存储结构概念
采用四级存储的层次结构可以得到一个容量极大、 价格很低，而速度很高的存储系统，成为当今计算 机存储器的典型结构。
从整个微型计算机存储器分层结构来看，整个结 构主要是两个层次：
Cache——主存层次； 主存——辅存层次。
第5章 半导体存储器
机械系统计算机控制 2019 机电学院
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存储器
存储器是计算机的重要组成部分，用来存储程序和 数据。
存储器的性能一直是计算机性能的主要指标。
所谓存储器，是指许多存储器存储器单元的集合。
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5.1 存储器分类
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5.2 多层存储结构概念
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5.2 多层存储结构概念
高速缓存是计算机 提高整体性能的一 种技术。由于Cache只
占存储器的很少一部分，成 本增加不多，解决了速度与
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5.2 多层存储结构概念
由于内存的工作速度总是不能满足CPU的需要， 同时内存在容量上也总是落后于系统软件和应 用软件的需要。因此，要取得一个兼有大容量、 高速度和低成本的存储系统，应该在系统结构 的设计上综合利用各种存储器的特长，回避其 弱点，组成一个在性价比上最忧的存储系统， 为此，提出了多层存储器结构的概念。
存储器是计算机的重要组成部分，用来存储程序和数据。
存储器的性能一直是计算机性能的主要指标。
所谓存储器，是指许多存储器单元的集合。
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5.1 存储器分类
存储器按作用分类
RAM
内存
存储器
外存
ROM
SRAM DRAM EPROM EEROM
高速缓存
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5.4.1 8086CPU的存储器接口
1.不同模式下CPU的存储器接口
8086CPU在最小模式和最大模式下的配置是不同的。 所以8086CPU在最小模式和最大模式下的内存接口 配置也不相同。
最小模式下的配置见图5.8，最大模式下的配置见图5.9。
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5.4 8086系统的存储器组织
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5.2 多层存储结构概念
Cache——主存层次解决的是CPU与主存速度上的差距。
Cache——主存层次的速度接近于CPU，但容量却是主 存的。 主存——辅存层次解决了存储器的大容量与低成本之间 的矛盾。
程序员可以把主存、辅存看成统一的整体，可以利用比 主存实际容量大得多的逻辑地址编写程序。
5.4 8086系统的存储器组织
5.4.1 8086CPU的存储器接口 实现接口包括三项工作： 存储器结构的确定； 存储器芯片的选择； 存储器接口设计。
其中，存储器接口设计实际上就是要解决存储器 与系统三大总线的正确连接与时序匹配问题。
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5.4 8086系统的存储器组织
存储电路有规则地组合起来，构成了存储体；
存储器是由大量的存储体构成。
一个存储器芯片除了存储体外，还有许多外围电路： 地址译码器；
I/O电路； 片选控制ຫໍສະໝຸດ ； 集电极开路或三态输出缓冲器。2020/6/20
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5.3 主存储器及存储控制
5.3.2主存储器的基本组成
存储器的地址译码有两种方式： 单译码（字结构）； 双译码（复合译码结构）。
这种系统的不断发展和完善，就逐步形成了现在广泛使 用的虚拟存储系统。
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5.2 多层存储结构概念
在这个系统中，程序员可用机器指令地址码对整个程序 统一编址。
这种指令地址码称为虚拟地址、逻辑地址或程序地址等， 其对应的存储容量称为虚拟容量或程序空间。
主存的实际地址称为物理地址、实（存）地址，其对应 的存储容量称为主存容量、实存容量或实（主）存空间。
地址线根数为13，2的13次方＝8K
速度(存储器访问时间)
低速在300 ns以上 , 中速在100 ns ~ 200 ns之间, 超高速小于20 ns。
6116 RAM为120 ns，2764 EPROM为200 ns
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5.3 主存储器及存储控制
5.3.1主存储器——主要指标
8086CPU在最小模式下的内存接口配置：
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5.4 8086系统的存储器组织
1KB=210B 8KB=213B 16KB=214B 32KB=215B 64KB=216B 128KB=217B 256KB=218B
1MB=220B
1GB=230B
1TB=240B
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5.3 主存储器及存储控制
5.3.2主存储器的基本组成
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5.3 主存储器及存储控制
5.3.1主存储器——主要指标
容量 存储容量
存储容量 = 单元数 X 数据线位数(bit)
例: 2764 EPROM的容量为 (8K X 8bit)
地址线根数为13， 2的13次方＝8K
6264 SRAM的容量为 (8K X 8bit)
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5.3 主存储器及存储控制
5.3.2主存储器的基本组成
半导体存储器RAM可分为静态和动态两种。
静态存储器单元电路由双稳态触发器构成；
动态存储器单元电路由MOS开关管和电容器构成。
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5.3 主存储器及存储控制
5.3.2主存储器的基本组成
字结构——n根地址线输入经全译码得到2n个输出， 用以选择2n个字。
复合译码结构——把n根地址线分成接近相等的两段，分别
译码，产生一组X地址线和一组Y地址线，然后让X地址线和一 组Y地址线在字存储单元列成矩阵的存储体中一一相“与”，选 择出相应的存储体。
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价格的矛盾。
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5.2 多层存储结构概念
采用四级存储的层次结构可以得到一个容量极大、 价格很低，而速度很高的存储系统，成为当今计算 机存储器的典型结构。
从整个微型计算机存储器分层结构来看，整个结 构主要是两个层次：
Cache——主存层次； 主存——辅存层次。
第5章 半导体存储器
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存储器
存储器是计算机的重要组成部分，用来存储程序和 数据。
存储器的性能一直是计算机性能的主要指标。
所谓存储器，是指许多存储器存储器单元的集合。
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