加法器的设计与仿真实验报告
加法器电路设计实验报告
加法器电路设计实验报告【加法器电路设计实验报告】一、实验目的本实验的主要目标是通过实际操作，设计并实现一个基础的加法器电路，以深入理解数字逻辑电路的设计原理和工作方式。
通过对半加器、全加器以及多位加法器的设计与搭建，进一步熟悉集成门电路的应用，掌握组合逻辑电路的设计方法，并能对电路的逻辑功能进行有效的验证与分析。
二、实验原理加法器是数字系统中的基本运算单元，其核心工作原理基于二进制数的加法规则。
在最基础的层面上，一个半加器（Half Adder）用于计算两个一位二进制数的和，同时产生一个进位输出；而全加器（Full Adder）在此基础上增加了处理来自低位的进位输入，可以完成三位二进制数的相加。
对于多位二进制数的加法，可以通过级联多个全加器来实现。
1. 半加器：由两个异或门（XOR）实现“和”输出，一个与门（AND）实现“进位”输出，即S=A XOR B，Cout=A AND B。
2. 全加器：除了接收两个数据输入A和B外，还接收一个进位输入Cin，同样由异或门计算“和”，但“进位”输出需要考虑三个输入的与或逻辑关系，即S=A XOR B XOR Cin，Cout=(A AND B) OR (B AND Cin) OR (A AND Cin)。
三、实验步骤1. 半加器设计：首先，利用集成电路库中的逻辑门元件构建半加器，将A 和B作为异或门的输入得到和信号S，将A和B分别连接到与门的两个输入端得到进位信号Cout。
2. 全加器设计：在半加器的基础上，增加一个输入端Cin代表低位的进位，同样运用异或门和与门组合形成全加器的逻辑结构，根据全加器的逻辑表达式连接各门电路。
3. 多位加法器设计：为了实现多位二进制数的加法，将若干个全加器按照从低位到高位的顺序级联起来，每级全加器的进位输出连接到下一级的进位输入。
四、实验结果及分析经过电路设计与仿真测试，成功实现了从半加器到多位加法器的功能转化。
当给定两组多位二进制数后，所设计的加法器电路能够准确无误地计算出它们的和，并正确显示进位信息。
实验二 加法器的设计与仿真实验报告
实验二加法器的设计与仿真一、实验目的：实现加法器的设计与仿真。
二、实验内容1．用逻辑图和VHDL语言设计全加器；2．利用设计的全加器组成串行加法器；3．用逻辑图和VHDL语言设计并行加法器。
三、实验步骤。
（一）、全加器、串行加法器和并行加法器的逻辑图。
1.全加器：2.串行加法器：3．74283：4位先行进位全加器逻辑框图：逻辑图：（二）、全加器、串行加法器和并行加法器的VHDL。
1.全加器：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY quanjiaqi ISPORT(X : IN STD_LOGIC;Y : IN STD_LOGIC;CIN : IN STD_LOGIC;S : OUT STD_LOGIC;COUT : OUT STD_LOGIC);END quanjiaqi;ARCHITECTURE bdf_type OF quanjiaqi ISSIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_3 : STD_LOGIC;BEGINSYNTHESIZED_WIRE_2 <= Y AND X;SYNTHESIZED_WIRE_1 <= CIN AND Y;SYNTHESIZED_WIRE_3 <= CIN AND X;SYNTHESIZED_WIRE_0 <= X XOR Y;S <= SYNTHESIZED_WIRE_0 XOR CIN;COUT <= SYNTHESIZED_WIRE_1 OR SYNTHESIZED_WIRE_2 OR SYNTHESIZED_WIRE_3; END bdf_type;2.串行加法器：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY chuanxingjiafaqi ISPORT(x0 : IN STD_LOGIC;y0 : IN STD_LOGIC;cin : IN STD_LOGIC;x1 : IN STD_LOGIC;x2 : IN STD_LOGIC;y2 : IN STD_LOGIC;x3 : IN STD_LOGIC;y3 : IN STD_LOGIC;y1 : IN STD_LOGIC;s0 : OUT STD_LOGIC;s1 : OUT STD_LOGIC;s2 : OUT STD_LOGIC;s3 : OUT STD_LOGIC;cout : OUT STD_LOGIC);END chuanxingjiafaqi;ARCHITECTURE bdf_type OF chuanxingjiafaqi ISCOMPONENT quanjiaqiPORT(X : IN STD_LOGIC;Y : IN STD_LOGIC;CIN : IN STD_LOGIC;S : OUT STD_LOGIC;COUT : OUT STD_LOGIC);END COMPONENT;SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;BEGINb2v_inst : quanjiaqiPORT MAP(X => x0,Y => y0,CIN => cin,S => s0,COUT => SYNTHESIZED_WIRE_0); b2v_inst1 : quanjiaqiPORT MAP(X => x1,Y => y1,CIN => SYNTHESIZED_WIRE_0,S => s1,COUT => SYNTHESIZED_WIRE_1); b2v_inst2 : quanjiaqiPORT MAP(X => x2,Y => y2,CIN => SYNTHESIZED_WIRE_1,S => s2,COUT => SYNTHESIZED_WIRE_2); b2v_inst3 : quanjiaqiPORT MAP(X => x3,Y => y3,CIN => SYNTHESIZED_WIRE_2,S => s3,COUT => cout);END bdf_type;3．74283：4位先行进位全加器LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY 74283_0 ISPORT(CIN : IN STD_LOGIC;A1 : IN STD_LOGIC;A2 : IN STD_LOGIC;B2 : IN STD_LOGIC;A3 : IN STD_LOGIC;A4 : IN STD_LOGIC;B4 : IN STD_LOGIC;B1 : IN STD_LOGIC;B3 : IN STD_LOGIC;SUM4 : OUT STD_LOGIC;COUT : OUT STD_LOGIC;SUM1 : OUT STD_LOGIC;SUM2 : OUT STD_LOGIC;SUM3 : OUT STD_LOGIC );END 74283_0;ARCHITECTURE bdf_type OF 74283_0 IS BEGIN-- instantiate macrofunctionb2v_inst : 74283PORT MAP(CIN => CIN,A1 => A1,A2 => A2,B2 => B2,A3 => A3,A4 => A4,B4 => B4,B1 => B1,B3 => B3,SUM4 => SUM4,COUT => COUT,SUM1 => SUM1,SUM2 => SUM2,SUM3 => SUM3);END bdf_type;四、实验仿真结果。
加法器实验报告
加法器实验报告实验三加法器的设计与仿真一、实验目的熟悉quartus ⅱ仿真软件的基本操作，用逻辑图和vhdl语言设计加法器并验证。
二、实验内容1、熟悉quartus ⅱ软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）2、用逻辑图和vhdl语言设计全加器并进行仿真验证；3、用设计好的全加器组成串行加法器并进行仿真验证；4、用逻辑图设计4位先行进位全加器并进行仿真验证；三、实验原理1. 全加器全加器英文名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。
一位全加器可以处理低位进位，并输出本位加法进位。
多个一位全加器进行级联可以得到多位全加器。
用途：实现一位全加操作逻辑图真值表利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就可以根据这些来设计电路了。
2.四位串行加法器逻辑图利用全加器的组合实现4位串行加法器，全加器只能对一位进行操作，将每一位的结果传给下一位，就可以实现4位的加法器。
3．74283：4位先行进位全加器（4-bit full adder）利用74283芯片实现的4位先行进位全加器比前两者功能更完善，它可以实现进位功能，这个自己设计难度比较大，可以参照74283的功能表加深对它的理解，按照如下的逻辑图实现进位全加器。
逻辑框图逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[a1/a3]对应的列取值相同，结果和值[σ1/σ3]对应的运算是σ1=a1+b1和σ3=a3+b3。
请自行验证一下。
2、c2是低两位相加产生的半进位，c4是高两位相加后产生的进位输出，c0是低位级加法器向本级加法器的进位输入。
四、实验方法与步骤实验方法：采用基于fpga进行数字逻辑电路设计的方法。
采用的软件工具是quartusii软件仿真平台，采用的硬件平台是altera epf10k20ti144_4的fpga试验箱。
2.1加法器实验 报告 A5
加法器组员:徐鹏，李新意,张严丹. 指导老师：丁祁正、蒋芳芳一、项目内容和要求◆设计一个反相加法器电路，要求：运算关系:)25(21i i O U U U +-=。
输入阻抗应满足Ω≥Ω≥K R K R i i 5,521。
设计条件：①电源电压Ec=±5V ；②负载阻抗Ω=K R L 1.5◆设计一个同相加法器电路，要求：运算关系：21i i O U U U +=。
设计条件： ①电源电压Ec =±5V ；②负载阻抗Ω=K R L 1.5二、设计及调试 （一）电路设计①反相加法器的电路设计如图 1-1 所示，其中U +=U -=0V ；U 0=－[(R f /R 1) ×U i1+(R f /R 2) ×U i2 ] R = R 1 //R 2 //R f根据项目要求的输入阻抗大于5K Ω，且运算关系满足)25(21i i O U U U +-=，因此根据实验室现有电阻的种类，我们选R1为20K Ω和为R2为51K Ω,Rf 为100K Ω、R 为10K Ω。
②同相加法器的电路设计如图1-2所示，其中 U 0的计算如下图1-1反相加法器电路U i1 U i22211121212i i o fU R R R U R R R U U R R RU ⋅++⋅+=⋅+=21212211121221,)(,i i o f i i f o U U U R R R R U R R R U R R R R R R U U U +====⋅++⋅++==有时当解得令图1-2同相加法器电路根据项目要求的输入阻抗大于5K Ω，且运算关系满足21i i O U U U +=，因此根据实验室现有电阻的种类，我们选R1、R2、R 和Rf 都是10K Ω.（二）电路仿真1、反相加法器的电路仿真测试A ：输入信号V U V U i i 5.0,5.021±=±=，测试4种组合下的输出电压如下；①反相加法器 U i1=+0.5v ，U i2=+0.5v ,输出电压U 0=-3.464V.②反相加法器 U i1=+0.5v ，U i2=-0.5v ,输出电压U 0=-1.503V.③反相加法器U i1=-0.5v，U i2=-0.5v ,输出电压U0=3.496V.④反相加法器U i1=-0.5v，U i2=+0.5v ,输出电压U0=1.536V.B ：输入信号V KHz U V U i i 1.0,1,5.021为正弦波±=信号，测试两种输入组合情况下的输出电压波形如下。
加法器实训实验报告
一、实验目的1. 理解加法器的基本原理和结构。
2. 掌握加法器的使用方法和调试技巧。
3. 通过实际操作，加深对数字电路基础知识的理解。
二、实验器材1. 实验箱2. 加法器芯片（如741）3. 逻辑分析仪4. 万用表5. 连接线6. 电源三、实验原理加法器是一种基本的数字电路，用于实现两个或多个数字的加法运算。
本实验以半加器和全加器为基础，通过级联实现多位数的加法运算。
1. 半加器：完成两个一位二进制数相加，并产生和与进位。
2. 全加器：在半加器的基础上增加一个进位输入端，实现多位数的加法运算。
四、实验步骤1. 搭建电路：- 将加法器芯片插入实验箱的相应位置。
- 根据实验要求，连接输入端、输出端和电源。
- 使用逻辑分析仪观察输入信号和输出信号。
2. 半加器测试：- 将两个一位二进制数输入到半加器的两个输入端。
- 观察逻辑分析仪的输出，验证半加器的功能。
3. 全加器测试：- 将两个一位二进制数和一个进位信号输入到全加器的三个输入端。
- 观察逻辑分析仪的输出，验证全加器的功能。
4. 多位数加法测试：- 将多位二进制数输入到全加器的相应输入端。
- 观察逻辑分析仪的输出，验证多位数的加法运算。
5. 实验结果分析：- 对比理论计算结果和实验结果，分析实验误差原因。
五、实验结果与分析1. 半加器测试：- 输入：A=0, B=0- 输出：和=0，进位=0- 输入：A=1, B=0- 输出：和=1，进位=0- 输入：A=0, B=1- 输出：和=1，进位=0- 输入：A=1, B=1- 输出：和=0，进位=12. 全加器测试：- 输入：A=0, B=0, 进位=0- 输出：和=0，进位=0- 输入：A=1, B=0, 进位=0- 输出：和=1，进位=0- 输入：A=0, B=1, 进位=0- 输出：和=1，进位=0- 输入：A=1, B=1, 进位=0- 输出：和=0，进位=13. 多位数加法测试：- 输入：A=1010，B=1101，进位=0- 输出：和=10111，进位=1实验结果表明，加法器能够实现预期的功能，实验结果与理论计算基本一致。
加法器实验报告
加法器实验报告加法器实验报告随着社会一步步向前发展，报告与我们的生活紧密相连，报告具有双向沟通性的特点。
在写之前，可以先参考范文，以下是小编为大家整理的加法器实验报告，仅供参考，大家一起来看看吧。
加法器实验报告1一、实验目的1、了解加法器的基本原理。
掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。
2、学习和掌握半加器、全加器的工作和设计原理3、熟悉EDA工具Quartus II和Modelsim的'使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。
4、掌握半加器设计方法5、掌握全加器的工作原理和使用方法二、实验内容1、建立一个Project。
2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器3、进行编译，修改错误。
4、建立一个波形文件。
（根据真值表）5、对该VHDL程序进行功能仿真和时序仿真Simulation三、实验步骤1、启动QuartusⅡ2、建立新工程NEW PROJECT3、设定项目保存路径＼项目名称＼顶层实体名称4、建立新文件Blok Diagram/Schematic File5、保存文件FILE /SAVE6、原理图设计输入元件符号放置通过EDIT>SYMBOL插入元件或点击图标元件复制元件转动元件删除管脚命名PINNAME元件之间连线（直接连接，引线连接）7、保存原理图8 、编译：顶层文件设置，PROJECT>Set as TopLevel开始编译processing>Start Compilation编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（Classical Timing Analysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行9 、逻辑符号生成FILECreat/update>create Symbol File forCurrent File10 、仿真建立仿真wenjian添加需要的输入输出管脚设置仿真时间设置栅格的大小设置输入信号的波形保存文件，仿真功能仿真：主要检查逻辑功能是否正确，功能仿真方法如下：1TOOL/SIMULATOR TOOL,在SIMULATOR MODE下选择Functional,在SIMULATION INPUT栏中指定波形激励文件，单击Gencrator Functional Simulator Netist,生成功能仿真网表文件。
计算机组成原理加法器实验实训报告
计算机组成原理加法器实验实训报告一、实验目的本次实验旨在通过实际操作加法器电路，加深对计算机组成原理中加法器的理解，掌握加法器的工作原理和实验操作技能。
二、实验内容1. 搭建基本加法器电路2. 进行加法器实验3. 分析实验结果并撰写实验报告三、实验器材和工具1. 电路实验箱2. 电源3. 电路连接线4. 示波器5. 多用途数字实验仪6. 逻辑门集成电路四、实验步骤1. 搭建基本加法器电路1) 将逻辑门集成电路插入电路实验箱中2) 连接逻辑门的输入端和输出端3) 接入电源并进行必要的调试2. 进行加法器实验1) 输入两个二进制数，并将其连接到逻辑门输入端2) 观察输出端的变化3) 调节输入信号，验证加法器的正确性和稳定性3. 分析实验结果1) 记录实验数据2) 分析实验结果，对比理论值和实际值的差异3) 总结实验中的经验和问题，并提出改进建议五、实验数据1. 输入数据：A = 1010B = 11012. 输出数据：Sum = xxxCarryout = 1六、实验结果分析通过实验，我们成功搭建了基本加法器电路，并进行了加法器实验。
实验结果表明，加法器能够正确地对两个二进制数进行加法运算，并输出正确的结果。
通过比对理论值和实际值，我们发现存在一定的偏差，可能是由于电路连接不良或逻辑门延迟等因素导致。
在今后的实验中，我们需要注意电路连接质量和信号延迟，以提高实验结果的准确性和稳定性。
七、实验总结通过本次加法器实验，我们加深了对计算机组成原理中加法器的理解，掌握了基本的加法器实验操作技能。
我们也发现了一些问题并提出了改进建议。
在今后的学习和实验中，我们将继续加强对计算机组成原理的学习，不断提升实验操作能力，为今后的科研工作和实际应用打下坚实的基础。
八、参考资料1. 《计算机组成原理》（第五版），唐朔飞，张善民，电子工业出版社2. 《数字逻辑与计算机设计》（第三版），David M. Harris，Sarah L. Harris，清华大学出版社以上是本次计算机组成原理加法器实验实训报告的全部内容，谢谢阅读。
加法器实验报告
加法器实验报告加法器实验报告概述：本次实验旨在设计和实现一个加法器电路，通过对电路的搭建和测试，验证加法器的正确性和可行性。
加法器是计算机中最基本的算术运算器之一，其在数字逻辑电路中扮演着重要的角色。
1. 实验背景加法器是一种基本的数字逻辑电路，用于实现数字的加法运算。
在计算机中，加法器被广泛应用于算术逻辑单元(ALU)和中央处理器(CPU)等部件中，用于进行各种数值计算和逻辑运算。
因此，了解和掌握加法器的工作原理和设计方法对于理解计算机原理和数字电路设计具有重要意义。
2. 实验目的本次实验的主要目的是通过设计和实现一个4位二进制加法器电路，验证加法器的正确性和可行性。
具体要求如下：- 设计并搭建一个4位二进制加法器电路；- 对电路进行测试，验证其加法运算的正确性；- 分析电路的性能和优化空间。
3. 实验原理加法器是通过逻辑门电路实现的。
在本次实验中，我们将使用全加器电路来实现4位二进制加法器。
全加器是一种能够实现两个二进制位相加并考虑进位的电路。
通过将多个全加器连接起来，可以实现更高位数的二进制加法器。
4. 实验步骤4.1 设计加法器电路的逻辑功能首先，我们需要确定加法器电路的逻辑功能。
在这个实验中，我们需要实现两个4位二进制数的相加运算，并输出结果。
具体的逻辑功能可以通过真值表或逻辑表达式来描述。
4.2 搭建电路根据逻辑功能的要求，我们可以使用逻辑门电路来搭建加法器。
在本次实验中，我们将使用多个全加器电路来实现4位二进制加法器。
通过将多个全加器连接起来，可以实现更高位数的二进制加法器。
4.3 进行电路测试在搭建完电路后，我们需要对电路进行测试，以验证其加法运算的正确性。
可以通过输入一些测试用例，并比较输出结果与预期结果是否一致来进行测试。
5. 实验结果与分析通过对加法器电路的测试，我们可以得到加法器的输出结果。
通过比较输出结果与预期结果，可以验证加法器的正确性。
同时，我们还可以分析电路的性能和优化空间，例如进一步提高加法器的速度和减少功耗等。
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加法器的设计与仿真
一、实验内容
1、用逻辑图和VHDL语言设计全加器。
2、利用设计的全加器组成串行加法器。
3、用逻辑图和VHDL语言设计并行加法器。
4、应用MaxplusII软件对全加器和串行加法器进行编译、仿真和模拟。
5、在“MaxplusII软件的基本操作”实验的基础上，能更加熟练的掌握应用MaxplusII软件，从而更形象更深层次的理解全加器和串行加法器。
二、实验平台及实验方法
用VHDL语言编写全加器和串行加法器的程序，运用MaxplusII软件进行仿真，再结合FPGA（即对实验箱的芯片进行编译）进行验证。
也可以用原理图进行文本设计，波形设计。
逻辑符号图：
真值表：
电路图：
三、实验过程
1．启动MaxplusII软件；
2．新建一个文本编辑文件，输入全加器的VHDL语言；
3．编译。
点击file save as,保存文件名为f-adder名称，扩展名为vhd，选择芯片类型为EPF10K20TI144-4，保存并进行编译，
若编译结果出现0 error，0 warnings则说明编译通过。
4．仿真波形。
点Max+plus II→Waveform editor,出现波形图的设置界面，然后点Node→Enter Nodes from SNF→list,将输入输出端添加到界面，并设置其周期和输入波形，保存后，点Max+plus II→Simulator，即可仿真出输出的波形。
5．配置芯片。
点Max+plus II→Floorplan editor，将Unassigned Nodes & 栏中，电路的输入输出节点标号直接用鼠标“拖到” 想分配的引脚上,Max+plusII→programmer→configuer,然后就可以操作试验箱，观察全加器的工作情况。
四、实验结果
实验步骤：
1、用VHDL语言编写全加器的程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY f_adder IS
PORT(
x,y,cin:IN STD_LOGIC;
s,cout:OUT STD_LOGIC
);
END ENTITY f_adder;
ARCHITECTURE bhv OF f_adder IS
BEGIN
s<=x XOR y XOR cin;
cout<=(x AND y)OR(x AND cin)OR(y AND cin);
END ARCHITECTURE bhv;
2、将上述程序保存为文件名为f_adder的文件，点击Maxplus里的compiler进行编译，点击start，如果出现0 error，0 warnings，则编译成功。
3、画波形图。
点击Maxplus里的waveform Editor，出现下图
设置节点Node里的Enter Nodes from SNF
PS:在options里取消snap to grid就可以自己随意画波形图，周期可由自己设定。
设置好节点，如图：
PS：将Binary改为Gray Code,输入端软件通过设置频率可自动生成
画出输入输出端y,x,cin,s,cout的波形，如图：
画好输入端的波形图后，点击File——Project——Set Project to Current File
再点Maxplus里的simulator，出现0 error，0 warnings，则生成波形图。
生成的波形图：
4、画电路图。
点击MaxplusII的Grahic Editor，出现如下图：
设置Symbol
PS：设置Symbol有两种方法：
1、直接点击工具栏中的Symbol
2、右键单击设置Symbol
生成的电路图：
5、选择合适的芯片结合实验箱进行模拟。
点击Assign的Device选择合适的芯片。
重新进行编译后，点击Florplan Editor，如图：
如果没有重新进行编译，会出现上一个结果，而不是当前编译文件。
重新编译后，才可以出现当前的结果，如下图: 设置端口，如下图：
设置好端口，如图：
点击MaxplusII的Simulator后再点击Program，进行模拟。
如下图：
五、实验结论及总结
经过这次上机实验，我对Maxplus的操作更加熟练。
前两次的上机实验，做完一个步骤后总是要向他人请教接下来的步骤是什么，这次的情况就不同了，清楚的知道下一个步骤是什么，独立一个人完成实验。
在这次的实验过程中，由于忘记了再次编译，所以总是出现上一个结果。
吃一堑，长一智我相信经过这次的错误，以后我就不会犯相同的错误了。
同时，我也发现了一些技巧，准确的说，也不算是技巧，就是在实验过程中用Maxplus编程完成一个目标时可以用不同的方法.
一、设置节点可以有两种方法：
1、点击Maxplus里的waveform Editor，工具栏中出现NODE选项，
可通过NODE选项设置节点
2、右键单击出现NODE设置选项
二、在options里取消snap to grid就可以自己随意画波形图，周期可由自己设定。
三、将Binary改为Gray Code,输入端软件通过设置频率可自动生成
四、设置Symbol有两种方法：
3、直接点击工具栏中的Symbol
4、右键单击设置Symbol。