一位全加器实验报告
一位全加器实验报告
一位全加器实验报告一位全加器实验报告引言：全加器是数字电路中常用的逻辑门，用于将两个二进制数相加并输出和与进位。
本实验旨在通过搭建一位全加器电路并进行测试，加深对数字电路原理的理解。
一、实验背景数字电路是现代电子技术中的重要组成部分，其广泛应用于计算机、通信等领域。
全加器作为数字电路的基础，具有重要的意义。
全加器的设计和实现对于提高计算机的运算速度和效率至关重要。
二、实验目的1. 了解全加器的原理和工作方式；2. 掌握全加器的电路搭建方法；3. 进行全加器的测试，验证其正确性。
三、实验材料和器件1. 电路实验箱；2. 电源；3. 逻辑门集成电路（如74LS08、74LS32等）；4. 连线和插线板。
四、实验原理全加器是由两个半加器和一个或门组成的。
半加器用于计算两个二进制位的和与进位，全加器则利用半加器的结果和第三个输入位的进位来计算三个二进制位的和与进位。
五、实验步骤1. 首先，将所需的逻辑门集成电路插入插线板中；2. 将电源连接到插线板上的电源接口上，并调整电源电压；3. 按照全加器的电路图，将逻辑门按正确的方式连接起来；4. 完成电路的搭建后，将输入信号接入逻辑门的输入端，将输出信号接入逻辑门的输出端；5. 打开电源，观察输出结果；6. 调整输入信号，测试多种情况下的输出结果。
六、实验结果与分析通过实验，我们得到了全加器的输出结果。
在输入信号为0、0、0的情况下，输出结果为0、进位为0；在输入信号为0、1、0的情况下，输出结果为1、进位为0；在输入信号为1、1、0的情况下，输出结果为0、进位为1；在输入信号为1、1、1的情况下，输出结果为1、进位为1。
实验结果与预期一致，说明全加器的电路搭建正确。
七、实验总结通过本次实验，我们深入了解了全加器的原理和工作方式，并通过实际操作验证了其正确性。
全加器作为数字电路中的重要组成部分，对于计算机等领域的应用具有重要意义。
通过实验，我们不仅加深了对数字电路原理的理解，还提高了实际操作的能力。
一位全加器的设计
一位全加器的设计一．实验目的1．掌握原理图输入设计。
2．利用一位半加器实现一位全加器。
二．实验原理1．一位半加器输入a，b；输出co，so；其中co为进位输出；so为和的输出；真值表如下图所示。
2．一位全加器真值表如下图所示。
三．实验内容1．以原理图输入作为设计输入，设计半加器。
2．利用设计好的半加器，实现全加器的设计。
3．通过仿真，观察设计的正确性。
4．仿真完成后，将原理图设计转换为VHDL文件。
四．设计提示仔细阅读真值表，思考如何将半加器设计为全加器。
五．实验报告要求1．写出原理图设计。
（半加器电路原理图）（全加器原理图）2．分析设计过程。
用两个半加器构成全加器。
3．记录仿真波形，保存生成的元件以及RTL，将原理图文件转变为VHDL文件。
（全加器仿真图）(符号元件)(全加器RTL)（全加器VHDL文件）LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY quan2 ISPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;c : IN STD_LOGIC;ci : OUT STD_LOGIC;si : OUT STD_LOGIC);END quan2;ARCHITECTURE bdf_type OF quan2 ISCOMPONENT quanPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;so : OUT STD_LOGIC);END COMPONENT;SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;BEGINb2v_inst : quanPORT MAP(a => a,b => b,co => SYNTHESIZED_WIRE_2,so => SYNTHESIZED_WIRE_0);b2v_inst1 : quanPORT MAP(a => SYNTHESIZED_WIRE_0,b => c,co => SYNTHESIZED_WIRE_1,so => si);ci <= SYNTHESIZED_WIRE_1 OR SYNTHESIZED_WIRE_2;END bdf_type;4．书写实验报告时要结构合理，层次分明，在分析描述的时候，注意语言的流畅。
一位全加器 实验报告
一位全加器实验报告实验报告：全加器的原理与实验一、实验目的本实验旨在探究全加器的原理及其在数字电路中的应用，通过实际操作加深对全加器的理解，并掌握其工作原理和性能特点。
二、实验器材1. 74LS86集成电路芯片2. 电源3. 示波器4. 逻辑分析仪5. 连接线6. 示波器探头三、实验原理全加器是数字电路中常用的逻辑运算器件，用于实现三个二进制数的相加运算。
全加器由两个半加器和一个进位输入组成，能够实现三个二进制数的相加运算，并输出相应的和与进位。
全加器的工作原理是基于二进制加法的逻辑运算规则，通过逻辑门的组合实现。
四、实验步骤1. 将74LS86集成电路芯片插入实验板中，并连接电源。
2. 将输入端A、B、Cin分别与电源接通，观察输出端Sum和Cout的变化。
3. 使用逻辑分析仪和示波器对输入端和输出端进行观测和分析，记录实验数据。
4. 分别改变输入端A、B、Cin的状态，观察输出端Sum和Cout的变化，记录实验数据。
5. 对实验数据进行分析和总结，验证全加器的工作原理和性能特点。
五、实验结果通过实验观测和数据分析，得出以下结论：1. 全加器能够实现三个二进制数的相加运算，并输出相应的和与进位。
2. 输入端A、B、Cin的状态改变会影响输出端Sum和Cout的变化，符合二进制加法的逻辑运算规则。
3. 74LS86集成电路芯片的性能稳定，能够满足数字电路的应用要求。
六、实验总结本实验通过实际操作加深了对全加器的理解，掌握了全加器的工作原理和性能特点。
全加器作为数字电路中常用的逻辑运算器件，具有重要的应用价值，能够实现二进制加法运算，广泛应用于计算机、通信等领域。
通过本实验的学习，对数字电路和逻辑运算有了更深入的理解，为今后的学习和工作打下了坚实的基础。
七、实验建议在实验过程中，应注意安全操作，避免短路和电路损坏。
同时，对实验数据进行仔细分析和总结，加深对全加器的理解，为今后的学习和应用提供有力支持。
一位全加器实验
实验1一位全加器（综合验证性）一、目的掌握组合逻辑电路, 使用74LS00“与非门”电路构成一位全加器组合逻辑电路。
掌握组合逻辑电路的基本概念和结构。
二、要求: 使用与非门构成一位全加器组合逻辑电路。
实验报告包括:1.画出一位全加器逻辑电路图；正确标出集成电路引脚。
74LS00“与非门”电路引脚名称:2.标上门电路脚号, 连接逻辑电路；发光管3.模拟输入Ai 、Bi 、Ci, 记载Si 、Ci-1实验结果。
Ai Bi Ci Si Ci-1三、实验设备和集成电路1.数字逻辑实验板一块。
2、3片74LS00, 连结导线50根。
四、考核方式1.逻辑电路图应当整洁、规范。
2.实验前作好充分实验准备。
3.数字逻辑实验课是一项实践性很强的教学课程。
考核的重点是电路连接, 调试和测试的实践性环节。
考察学生在实验中的动手能力和事实求是的科学态度。
核心是检查是否能够实际完成一位全加器数字逻辑电路, 并电路运行正确作为重要标准。
在电路连接, 调试和测试完成后, 经老师检查确认满足实验要求, 学生签字, 递交报告书, 方可通过实验一的验收。
五、连接, 调试和测试组合逻辑电路参考事项注意如下:1.实验开始时, 检查并确定实验设备上的集成电路是否符合要求。
2、导线在插孔中一定要牢固接触。
集成电路引脚与引脚之间的连线一定要良好接触。
连线在面包板上排列整齐, 连线的转弯成直角。
连线不要飞线。
3、在组合逻辑电路连线时, 为了防止连线时出错, 可以在每连接一根线以后, 在组合逻辑电路图中做一个记号, 这样可以避免搞错连线, 漏掉连线, 多余连线等现象发生。
一位全加器的实验报告
一位全加器的实验报告实验报告：全加器的实验摘要：本实验旨在通过实际操作，了解全加器的原理和工作方式。
通过搭建全加器电路，观察其输入输出关系，验证全加器的功能和性能。
实验结果表明，全加器能够正确地实现三个输入位的加法运算，并且输出结果符合预期。
引言：全加器是数字电路中常用的逻辑电路之一，用于实现多位数的加法运算。
它能够接受三个输入位（A、B、Cin），并输出两个输出位（Sum、Cout）。
全加器的设计和实现对于理解数字电路和计算机原理具有重要意义。
实验步骤：1. 准备实验所需的电子元件和工具，包括逻辑门、电阻、LED灯等。
2. 根据全加器的逻辑电路图，搭建实验电路。
3. 将输入位（A、B、Cin）和电源连接，观察LED灯的亮灭情况。
4. 调整输入位的数值，记录LED灯的亮灭情况。
5. 分析实验结果，验证全加器的功能和性能。
实验结果：经过实验操作和数据记录，我们得出以下结论：1. 当输入位（A、B、Cin）为000时，LED灯均熄灭。
2. 当输入位（A、B、Cin）为001时，LED灯中的某些亮起，表明输出位（Sum、Cout）的数值。
3. 当输入位（A、B、Cin）为111时，LED灯均亮起。
结论：通过本次实验，我们成功地搭建了全加器电路，并验证了其正确的工作方式。
全加器能够实现三个输入位的加法运算，并输出符合预期的结果。
这对于我们理解数字电路和计算机原理具有重要的意义。
展望：在今后的学习和实践中，我们将进一步深入研究数字电路和逻辑电路的原理，不断提高自己的实验操作能力和理论水平，为将来的科研和工程实践做好充分的准备。
EDA全加器实验报告
彭世晶
32211317
实验目的：用原理图输入法完成半加器和全加器的设计，熟悉和练习 QuartusⅡ的应用。 实验原理：1位全加器可以用两个半加器及一个或门连接而成，因此需 要首先完成半加器的设计。用最简单的原理图输入法来完成半加器及全 加器的设计。 实验真值表：
A
B
SO
CO
0
全加器顶层文件
module f_adder(ain,bin,cin,cout,sum); //一位全加器顶层设计描述
output cout,sum;
input ain,bin,cin;
wire e,d,f;
//定义网线型变量作内部单元连接线
h_adder u1(ain,bin,e,d); //使用位置关联法进行例化
平台。我个人认为老师应当增加实验次数，以便我们加强自己的动手能 力。
h_adder u2(.a(e),.so(sum),.b(cin),.co(f));
or2a u3(.a(d),.b(f),.c(cout)); //使用端口名关联法进行例化
Endmodule
实验波形图：
半加器
实验RTL图：
全加器
实验结果与分析： 通过EDA实验我对编程环境QuartusⅡ有了一定的了解，也初步了解了硬件
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
半加器
ain
bin
cin
cout
sum
0
0
0
0
0
0
0
1
1
0
0
1
一位全加器实验报告
实验题目
实验报告正文一律使用A4打印纸打印或手写，页眉上标明“《XXXX》课程实验”字样。
页面设置上边距2.5cm，下边距2 cm，右边距2 cm（左装订），多倍行距1.25倍。
正文用宋体5号字，页眉和页脚同宋体小5号字并居中。
1、实验内容
用MAX+plus II 10.1设计一位全加器
2、实验目的与要求
设计一位全加器，并且熟悉MAX+plus II 10.1使用环境。
3、实验环境
MAX+plus II 10.1
4、设计思路分析（包括需求分析、整体设计思路、概要设计）
用两个半加器和一个或门，设计一位全加器。
5、详细设计
一位全加器可以用两个半加器和一个或门连接而成，半加器由一个与门，一个非门，同或门来实现。
在MAX+plus II 10.1环境操作步骤如下：
1、半加器的设计
2、全加器的设计
3、分配管脚
4、编译
5、仿真
6、下载
7、观察结果
6、实验结果与分析
半加器原理图
半加器波形图
全加器原理图
全加器波形图
7、实验体会与建议
通过这次实验课的学习，我学会了MAX+plus 的使用。
了解了半加器和全加器的设计原理和在MAX+plus中的实现方法。
在操作过程中虽然遇到了很多的困难，但在同学的帮助下都克服了。
同学的帮助在学习的过程中是很重要的。
一位全加器VHDL的设计实验报告
EDA技术及应用实验报告——一位全加器VHDL的设计班级：XXX姓名：XXX学号：XXX一位全加器的VHDL设计一、实验目的：1、学习MAX+PLUSⅡ软件的使用，包括软件安装及基本的使用流程。
2、掌握用VHDL设计简单组合电路的方法和详细设计流程。
3、掌握VHDL的层次化设计方法。
二、实验原理：本实验要用VHDL输入设计方法完成1位全加器的设计。
1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的VHDL设计。
采用VHDL层次化的设计方法，用文本编辑器设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的VHDL设计。
三、实验内容和步骤：1、打开文本编辑器，完成半加器的设计。
2、完成1位半加器的设计输入、目标器件选择、编译。
3、打开文本编辑器，完成或门的设计。
4、完成或门的设计输入、目标器件选择、编译。
5、打开文本编辑器，完成全加器的设计。
6、完成全加器的设计输入、目标器件选择、编译。
7、全加器仿真8、全加器引脚锁定四、结果及分析：该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。
全加器包含两个半加器和一或门，1位半加器的端口a和b分别是两位相加的二进制输入信号，h是相加和输出信号，c是进位输出信号。
构成的全加器中，A,B,C分别是该一位全加器的三个二进制输入端，H是进位端，Ci是相加和输出信号的和，下图是根据试验箱上得出的结果写出的真值表：信号输入端信号输出端Ai Bi Ci Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1。
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实验题目
实验报告正文一律使用A4打印纸打印或手写，页眉上标明“《XXXX》课程实验”字样。
页面设置上边距2.5cm，下边距2 cm，右边距2 cm（左装订），多倍行距1.25倍。
正文用宋体5号字，页眉和页脚同宋体小5号字并居中。
1、实验内容
用MAX+plus II 10.1设计一位全加器
2、实验目的与要求
设计一位全加器，并且熟悉MAX+plus II 10.1使用环境。
3、实验环境
MAX+plus II 10.1
4、设计思路分析（包括需求分析、整体设计思路、概要设计）
用两个半加器和一个或门，设计一位全加器。
5、详细设计
一位全加器可以用两个半加器和一个或门连接而成，半加器由一个与门，一个非门，同或门来实现。
在MAX+plus II 10.1环境操作步骤如下：
1、半加器的设计
2、全加器的设计
3、分配管脚
4、编译
5、仿真
6、下载
7、观察结果
6、实验结果与分析
半加器原理图
半加器波形图
全加器原理图
全加器波形图
7、实验体会与建议
通过这次实验课的学习，我学会了MAX+plus 的使用。
了解了半加器和全加器的设计原理和在MAX+plus中的实现方法。
在操作过程中虽然遇到了很多的困难，但在同学的帮助下都克服了。
同学的帮助在学习的过程中是很重要的。