2018年宁波大学2606高级数字系统设计博士研究生初试试卷(B卷)

宁波大学 2018 年博士研究生招生考试初试试题(B 卷)
(答案必须写在考点提供的答题纸上)
科目代码 :
2606
科目名称：
高级数字系统设计
一、 （20 分） 分析如下 VHDL 所描述的逻辑电路，写出电路的逻辑表达式、电路功能和文件名。 entity add is port( A, B,E,F: in bit; C: out bit; S: in bit_vector(1 downto 0); end add; architecture str of add is begin process(A, B,E,F,S) begin CASE S IS WHEN “00”=> C <=A; WHEN “01”=> C <=B; WHEN “10”=> C <=E; WHEN “11”=> C<=F; WHEN OTHERS => NULL; END CASE; end process; end str; 二、（20 分）利用 VHDL 语言设计如表 1 所示功能的逻辑电路。 表 1
Start A B 4 3 乘法电路 7 P
图1
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宁波大学 2018 年博士研究生招生考试初试试题(B 卷)
(答案必须写在考点提供的答题纸上)
Hale Waihona Puke 科目代码 :2606
科目名称：
高级数字系统设计
三、（20 分）分析如下 VHDL 所描述的电路，写出电路的功能。 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY count IS PORT (D: IN Q: OUT END count; ARCHITECTURE a OF count IS SIGNAL temp: INTEGER Range 0 TO 15; BEGIN PROCESS (clk, nR) BEGIN IF nR = '0' THEN temp <= 0; ELSIF (clk'EVENT AND clk = '1') THEN IF nLD = ‘0' THEN temp <= D; ELSE IF A='1' THEN temp <= temp + 1; ELSIF A = '0' then IF temp < 9 then temp <= temp+1; Else End if; END IF; END IF; END IF; END PROCESS; Q <= temp; END a;
2606
科目名称：
高级数字系统设计
四、 （20 分） 利用 ROM 和累加器设计一个频率分辨率小于 0.5Hz 的 DDS 正弦信号发生器， ROM 采用 256× 8bit，频率控制字 M 为 8 位。 试给出：1. 相位累加器的最少位数，时钟频率，最高输出频率。（12 分） 2. 画出电路结构框图。（8 分） 五、（20 分）设计 4 位乘 3 位二进制数乘法器的算法流程图，电路结构如图 1 所示。
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IN TEGER Range 0 TO 15; IN TEGER Range 0 TO 15);
clk, nR, nLD, A: IN STD_LOGIC;
temp<=0;
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(答案必须写在考点提供的答题纸上)
科目代码 :