版图设计规则 ppt课件
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Virtuoso_Layout_版图基本知识课件
S/D
Gate
D/S PSG
Poly
N-imp
P-sub
The cross section of mos
Virtuoso_Layout_版图基本知识
Layout
Layout of cmos transistors
Pwell P-imp Active Poly
N-imp contact
Virtuoso_Layout_版图基本知识
N -im p c o n ta c t
Oxide/Iso Substrate
Al
注：我们在这里指出各个层次说明是为了更好的对下面的实例进行分析
Virtuoso_Layout_版图基本知识
CMOS Transistor Introduction
Virtuoso_Layout_版图基本知识
MOS(Cross section)
?集成电路的制造收到工艺水平的限制受到器件物理参数的制约为了保证器件正确工作和提高芯片的成品率要求设计者在版图设计时遵循一定的设计规则designrule这些设计规则直接由流片厂家提供
版图基本知识
MOS器件简介
2009年11月25日
市场IDEA 结构定义 系统设计仿真 电路设计仿真 版图设计 原型&测试 大规模生产
工具介绍
• 我们现阶段主要使用的版图软件有基于 PC的 chiplogic 、 Tanner 公 司 的 L-edit 、 基 于 Cadence的Virtuoso
Virtuoso_Layout_版图基本知识
virtuoso 使用流程
• 登录到工作站 • 创建版图库、版图单元 • 确立相关技术文件以及配置
Virtuoso_Layout_版图基本知识
版图PPT课件
③ 蛇形，如图(c），包括29个方块，如图(d)。
多晶硅电阻的版图
2. 非矩形电阻的计算
版图设计中往往会遇到许多非矩形形状 的电阻， 如果是标准图形（平行四边形、 直角梯形、 等腰梯形）， 也有相应的公 式可计算它的相对电阻。图中所示形状 的相对电阻可进行估算。
（1）矩形电阻：当L»W时，可以近似为
版图设计是制造IC的基本条件，版图设计是 否合理对成品率、电路性能、可靠性影响很大， 版图设计错了，就一个电路也做不出来。若设计 不合理，则电路性能和成品率将受到很大影响。 版图设计必须与线路设计、工艺设计、工艺水平 适应。版图设计者必须熟悉工艺条件、器件物理 、电路原理以及测试方法。
3
知识储备
作为一位版图设计者，首先要熟悉工艺条 件和器件物理，才能确定晶体管的具体尺寸。 铝连线的宽度、间距、各次掩膜套刻精度等。 其次要对电路的工作原理有一定的了解，这样 才能在版图设计中注意避免某些分布参量和寄 生效应对电路产生的影响。同时还要熟悉调试 方法，通过对样品性能的测试和显微镜观察， 可分析出工艺中的间题。也可通过工艺中的问 题发现电路设计和版图设计不合理之处，帮助 改版工作的进行。特别是测试中发现某一参数 的不合格，这往往与版图设计有关。
版图设计技术
1
1. 什么是版图？
根据逻辑与电路功能和性能要求以 及工艺水平要求来设计光刻用的掩 膜版图，实现IC设计的最终输出。
版图是一组相互套合的图形，各层 版图相应于不同的工艺步骤，每一 层版图用不同的图案来表示。 版 图与所采用的制备工艺紧密相关。
2
版图设计就是按照线路的要求和一定的工艺 参数，设计出元件的图形并进行排列互连，以设 计出一套供IC制造工艺中使用的光刻掩膜版的图 形，称为版图或工艺复合图。
版图设计规则
精选ppt
12
设Байду номын сангаас规则
3、最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，
如图 (a) b)一几何图形外边界到另一图形的内边界长度(extension)，
如图 (b)
精选ppt
13
TSMC_0.35μm CMOS工艺版图 各层图形之间最小交叠
精选ppt
14
设计规则举例
Metal相关的设计规则列表
编号 描 述 尺 寸
5a 金属宽度 2.5
5b 金属间距 2.0
目的与作用
保证铝线的良好 电导
防止铝条联条
精选ppt
15
设计规则举例
精选ppt
16
tf文件(Technology File)和display.drf文件
这两个文件可由厂家提供，也可由设计人员根 据design rule自已编写。
•Sizing Commands（尺寸命令）
把整个图形扩展
扩展边沿
线扩精选展ppt
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Layer Processing（层处理命令）
•Selection Commands（选择命令）
顶点
octagon
图形
精选ppt
27
Layer Processing（层处理命令）
(NM OMS/1P-MM5O(7S8防m止O穿h通m/注sq入) T）hickVTN/VtoPpN-m=eNta/l P(1C8hmaOnhnmel/sq)
Threshold Voltage Adjust
（NMOS阈值电压调节注入）
精选ppt
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设计规则(design rule)
版图设计课件 PPT
一、双极集成电路工艺的基本流程
实现选择性掺杂的三道基本工序
(3)掺杂：在半导体基片的一定区域掺入一定浓度的杂质 元素，形成不同类型的半导体层，来制作各种器件。掺 杂工艺主要有两种：扩散和离子注入。
扩散：在热运动的作用下，物质的微粒都有一种从高浓 度的地方向低浓度的地方运动的趋势。在IC生产中，扩 散的同时进行氧化。
结论：对采用PN结隔离的双极IC基本工艺，与制作NPN 晶体管的基本工艺相比，只需增加外延工艺，当然工艺步 骤要增加不少。
一、双极集成电路工艺的基本流程
PN结隔离双极IC工艺基本流程
衬底材料(P型硅)－ 埋层氧化－埋层光刻 －埋层掺杂(Sb)外延 (N型硅)隔离氧化－隔离光刻 －隔离掺杂(B)－ 基区氧化－基区光刻 －基区掺杂(B)和发射区氧化－
一、双极集成电路工艺的基本流程
工艺类型简介
按照制造器件的结构不同可以分为： 双极型：由电子和空穴这两种极性的载流子作为在有源
区中运载电流的工具。 MOS型：PMOS工艺、NMOS工艺、CMOS工艺 BiCMOS集成电路：双极与MOS混合集成电路
按照MOS的栅电极的不同可以分为： 铝栅工艺、硅栅工艺（CMOS制造中的主流工艺）
(2) 光刻2：场氧光刻，又称为有源区光刻。将以后作为有源区区域的 氧(3化) 氧层化和氮层化生硅长层。保在留没，有其氮余化区硅域层的保氧护化的层区和氮化硅全部去除。 域（即场区）生长一层较厚的氧化层。图中 表面没有氧化层的区域即为有源区。
三、CMOS集成电路工艺流程
3. 生长栅氧化层和生成多晶硅栅电极 确定了有源区以后，就可以制作MOS晶体管。首先按下述步骤生长栅 氧化层和制作栅电极。 (1) 生长栅氧化层。去除掉有源区上的氮化硅层及薄氧化层以后，生长 一层作为栅氧化层的高质量薄氧化层。 (2) 在栅氧化层上再淀积一层作为栅电极材料的多晶硅。 (3) 光刻3：光刻多晶硅，只保留作栅电极以及起互连作用的多晶硅。 光刻后的剖面图如图所示。
版图设计及举例教学课件
一个版图应该有一个主要的 焦点，以避免混乱和不清晰 的信息表达。
原则: 对称性
对称性可以帮助创建平衡和 稳定感，使版图更加美观和 整齐。
原则: 平衡性
平衡性是指在版图中平衡各 个元素的重量和空间分布。
原则: 重复性
通过重复使用某些元素，可以增加版图的统一 性和可读性。
原则: 简洁性
简洁性是指通过精练的信息和简单的设计元素 来传达清晰的信息。
PPT是一个简便实用的工具，可以于制作简单而有效的版图设计。
制作一个版图设计的教学PPT
通过详细讲解PPT基本操作、选择场景和主题、制定版图设计要素和原则、 界面元素的选择与搭配以及制作过程中的技巧和注意事项，让观众学会制作 精美的版图设计教学PPT。
结束语
总结版图设计的重要性和作用，告诉观众掌握版图设计技能的必要性。 感谢观众的收听和观看！
版图设计的要素和原则
要素: 布局
布局是指将内容元素有机地组合在一起，创造 出视觉上的平衡和整体感。
要素: 色彩
色彩可以增加版图的视觉吸引力，并传达特定 的情感和氛围。
要素: 字体
字体的选择和排版可以影响版图的可读性和视 觉效果。
要素: 图片与图标
图片和图标可以增加版图的信息量和吸引力。
原则: 单一性
实例：版图设计要素和原则
通过选取一个场景，分析其版图设计要素和原则，并呈现一些成功的版图设计案例。
版图设计的实现方法
Photoshop、Illustrator、Sketch等工具
可以使用专业设计软件进行版图设计和编辑。
在线版图设计工具
有一些在线工具可以让您快速创建精美的版图设计。
使用PPT制作版图
版图设计及举例教学课件 PPT
原则: 对称性
对称性可以帮助创建平衡和 稳定感，使版图更加美观和 整齐。
原则: 平衡性
平衡性是指在版图中平衡各 个元素的重量和空间分布。
原则: 重复性
通过重复使用某些元素，可以增加版图的统一 性和可读性。
原则: 简洁性
简洁性是指通过精练的信息和简单的设计元素 来传达清晰的信息。
PPT是一个简便实用的工具，可以于制作简单而有效的版图设计。
制作一个版图设计的教学PPT
通过详细讲解PPT基本操作、选择场景和主题、制定版图设计要素和原则、 界面元素的选择与搭配以及制作过程中的技巧和注意事项，让观众学会制作 精美的版图设计教学PPT。
结束语
总结版图设计的重要性和作用，告诉观众掌握版图设计技能的必要性。 感谢观众的收听和观看！
版图设计的要素和原则
要素: 布局
布局是指将内容元素有机地组合在一起，创造 出视觉上的平衡和整体感。
要素: 色彩
色彩可以增加版图的视觉吸引力，并传达特定 的情感和氛围。
要素: 字体
字体的选择和排版可以影响版图的可读性和视 觉效果。
要素: 图片与图标
图片和图标可以增加版图的信息量和吸引力。
原则: 单一性
实例：版图设计要素和原则
通过选取一个场景，分析其版图设计要素和原则，并呈现一些成功的版图设计案例。
版图设计的实现方法
Photoshop、Illustrator、Sketch等工具
可以使用专业设计软件进行版图设计和编辑。
在线版图设计工具
有一些在线工具可以让您快速创建精美的版图设计。
使用PPT制作版图
版图设计及举例教学课件 PPT
版图设计规则
第九页，编辑于星期三：二十点 分。
设计规则(design rule)
•TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度
第十页，编辑于星期三：二十点 分。
设计规则(design rule)
2、最小间距(minSep) 间距指各几何图形外边界之间的距离。
第十一页，编辑于星期三：二十点 分。
inlayer1和inlayer2是代表要处理的版图层次。
function中定义的是实际检查的规则，关键字有sep （不同图形之间的间距）, width, enc（露头）, ovlp(过覆盖), area, notch（挖槽的宽度）等。关系有 >, <, >=, <=, ==等。结合起来就是：sep<3, width<4, 1<enc<5 等关系式。
第三十六页，编辑于星期三：二十点 分。
DRC规则文件
举例：
drcExtractRules(
bkgnd = geomBkgnd()
NT = geomOr( "NT" )
；N阱，假设
技术文件中以”NT”为名。
TO = geomOr( "TO" )
；有源区,
GT = geomOr( "GT" )
；多晶硅
(b)
第十三页，编辑于星期三：二十点 分。
TSMC_0.35μm CMOS工艺版图 各层图形之间最小交叠
第十四页，编辑于星期三：二十点 分。
设计规则举例
Metal相关的设计规则列表
编号 描 述 尺
目的与作用
寸
5a 金属宽度 2.5 保证铝线的良好电
导
5b 金属间距 2.0
设计规则(design rule)
•TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度
第十页，编辑于星期三：二十点 分。
设计规则(design rule)
2、最小间距(minSep) 间距指各几何图形外边界之间的距离。
第十一页，编辑于星期三：二十点 分。
inlayer1和inlayer2是代表要处理的版图层次。
function中定义的是实际检查的规则，关键字有sep （不同图形之间的间距）, width, enc（露头）, ovlp(过覆盖), area, notch（挖槽的宽度）等。关系有 >, <, >=, <=, ==等。结合起来就是：sep<3, width<4, 1<enc<5 等关系式。
第三十六页，编辑于星期三：二十点 分。
DRC规则文件
举例：
drcExtractRules(
bkgnd = geomBkgnd()
NT = geomOr( "NT" )
；N阱，假设
技术文件中以”NT”为名。
TO = geomOr( "TO" )
；有源区,
GT = geomOr( "GT" )
；多晶硅
(b)
第十三页，编辑于星期三：二十点 分。
TSMC_0.35μm CMOS工艺版图 各层图形之间最小交叠
第十四页，编辑于星期三：二十点 分。
设计规则举例
Metal相关的设计规则列表
编号 描 述 尺
目的与作用
寸
5a 金属宽度 2.5 保证铝线的良好电
导
5b 金属间距 2.0
版图设计基础
• DRC检查工具简介 • Calibre DRC工具
（1）检查内容丰富、准确
（2）具有两种文件运行方式
（3）运行结果浏览方便。通过Calibre RVE和版图编辑器分 析DRC的结果并进行查错，准确快捷，一目了然
• Diva DRC工具
是Cadence公司开发，嵌入版图设计工具 之中。可以在版图设计工具Virtuoso中，通 过单击图形界面中的Verify菜单，并点击其 中的DRC子菜单，就可以进行DRC检查
- 验证工具 - 设计规则验证工具 - LVS工具 - 提取工具 - 节电高亮工具
用整套Tanner软件设计集成电路的流程
L-edit版图编辑器简介
• 安装在window下，简单易学，价格便宜 • 采用以单元为基础的层次化设计 • 嵌入了DRC工具、版图提取工具、截面观
察器、节点高亮
Oasis格式文件比GDSII紧凑，而且能够更有效 的表达平面数据。可以处理64位数据
Tanner research 公司 Tanner EDA工具
• 前端设计工具 -电路设计工具（S-Edit） -仿真验证工具（T-Spice） -波形分析工具（W-Edit） • 物理版图设计工具
L-Edit版图编辑器 - L-Edit交互式DRC验证工具 - 电路驱动版图设计工具 - 标准单元布局布线工具
• CIF格式 用文本命令来表示掩膜分层和版图图形，通过对
基本图形的描述、图形定义描述、附加图样调用 功能，可以实现对版图的层次性描述。采用字符 格式，可读性较强 EDIF格式 是电路的一种二进制描述，带有电路的单元符号 （symbol）信息，也是纯文本，主要用于电路数 据交换。EDIF文件可读性强 Oasis格式
ERC检查的主要错误有如下几种：
（1）检查内容丰富、准确
（2）具有两种文件运行方式
（3）运行结果浏览方便。通过Calibre RVE和版图编辑器分 析DRC的结果并进行查错，准确快捷，一目了然
• Diva DRC工具
是Cadence公司开发，嵌入版图设计工具 之中。可以在版图设计工具Virtuoso中，通 过单击图形界面中的Verify菜单，并点击其 中的DRC子菜单，就可以进行DRC检查
- 验证工具 - 设计规则验证工具 - LVS工具 - 提取工具 - 节电高亮工具
用整套Tanner软件设计集成电路的流程
L-edit版图编辑器简介
• 安装在window下，简单易学，价格便宜 • 采用以单元为基础的层次化设计 • 嵌入了DRC工具、版图提取工具、截面观
察器、节点高亮
Oasis格式文件比GDSII紧凑，而且能够更有效 的表达平面数据。可以处理64位数据
Tanner research 公司 Tanner EDA工具
• 前端设计工具 -电路设计工具（S-Edit） -仿真验证工具（T-Spice） -波形分析工具（W-Edit） • 物理版图设计工具
L-Edit版图编辑器 - L-Edit交互式DRC验证工具 - 电路驱动版图设计工具 - 标准单元布局布线工具
• CIF格式 用文本命令来表示掩膜分层和版图图形，通过对
基本图形的描述、图形定义描述、附加图样调用 功能，可以实现对版图的层次性描述。采用字符 格式，可读性较强 EDIF格式 是电路的一种二进制描述，带有电路的单元符号 （symbol）信息，也是纯文本，主要用于电路数 据交换。EDIF文件可读性强 Oasis格式
ERC检查的主要错误有如下几种：
版图设计规则
精选课件
14
设计规则举例
Metal相关的设计规则列表
编号 描 述 尺 寸
5a 金属宽度 2.5
5b 金属间距 2.0
目的与作用
保证铝线的良好 电导
防止铝条联条
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设计规则举例
精选课件
16
tf文件(Technology File)和display.drf文件
这两个文件可由厂家提供，也可由设计人员根 据design rule自已编写。
• 版图的设计有特定的规则，规则是集成
电路制造厂家根据自已的工艺特点而制定
的。因此，不同的工艺就有不同的设计规
则。设计者只有得到了厂家提供的规则以
后，才能开始设计。
精选课件
7
设计规则(design rule)
两种规则： (a) 以λ(lamda)为单位的设计规则—相对单位 (b) 以μm（micron)为单位的设计规则—绝对单位 如果一种工艺的特征尺寸为S μm,则λ=S/2 μm， 选用λ为单位的设计规则主要与MOS工艺的成比例 缩小有关。
设计规则主要包括各层的最小宽度、层与层之 间的最小间距、最小交叠等。ห้องสมุดไป่ตู้
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8
设计规则(design rule)
1、最小宽度(minWidth) 最小宽度指封闭几何图形的内边之间的距离
在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低 于规则中指定的最小宽度的几何图形，计算机将给出错误提示。
原始层
poly
diff
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23
Layer Processing（层处理命令）
•Relational Commands （关系命令）
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
原始层
poly
diff
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24
Layer Processing（层处理命令）
•Relational Commands （关系命令）
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Layer Processing（层处理命令）
•Relational Commands （关系命令）
外切
图片有错 颠倒一下
内切
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Layer Processing（层处理命令）
MIM capacitor(1fF/um^2)
6 Metal 1 Poly
Polycideresistor(7.5 Ohm/sq) NAPT/HPigAhPTN/=P Nim/pPlaCnhtarnesniesltor(59 Anti－OPhumnc/shqth, 1ro33ugOhhm/sq)
设计规则主要包括各层的最小宽度、层与层之 间的最小间距、最小交叠等。
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设计规则(design rule)
1、最小宽度(minWidth) 最小宽度指封闭几何图形的内边之间的距离
在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低 于规则中指定的最小宽度的几何图形，计算机将给出错误提示。
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Layer Processing（层处理命令）
•层处理命令的类型
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Layer Processing（层处理命令）
•Logical Commands（逻辑命令）
ndiff
poly Original layer
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Layer Processing（层处理命令）
•Logical Commands（逻辑命令）
版图设计规则
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1
版图概述
定义：版图(Layout)是集成电路设计者将设计 并模拟优化后的电路转化成的一系列几何图形， 包含了集成电路尺寸、各层拓扑定义等器件相 关的物理信息数据。
集成电路制造厂家根据这些数据来制造掩膜。 掩膜上的图形决定着芯片上器件或连接物理层
的尺寸。因此版图上的几何图形尺寸与芯片上 物理层的尺寸直接相关。
7
设计规则(design rule)
版图几何设计规则可看作是对光刻掩模 版制备要求。光刻掩模版是用来制造集 成电路的。这些规则在生产阶段中为电 路设计师和工艺工程师提供了一种必要 的信息联系。
• 版图的设计有特定的规则，规则是集成
电路制造厂家根据自已的工艺特点而制定
的。因此，不同的工艺就有不同的设计规
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13
设计规则
3、最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，
如图 (a) b)一几何图形外边界到另一图形的内边界长度(extension)，
如图 (b)
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14
TSMC_0.35μm CMOS工艺版图 各层图形之间最小交叠
tf文件规定了版图的层次、各层次的表示方式、 设计规则。
display.drf是一个显示文件，规定显示的颜色。
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18
Tf & display
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19
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20
DRC（设计规则检查 Design Rule Check）
•层的概念
Original Layer 初始层 Derived Layer 衍（派）生层 Layer Processing 层处理 Geometry 几何图形
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15
设计规则举例
Metal相关的设计规则列表
编号 描 述 尺 寸
5a 金属宽度 2.5
5b 金属间距 2.0
目的与作用
保证铝线的良好 电导
防止铝条联条
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16
设计规则举例
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17
tf文件(Technology File)和display.drf文件
这两个文件可由厂家提供，也可由设计人员根 据design rule自已编写。
•Sizing Commands（尺寸命令）
把整个图形扩展
扩展边沿
线扩pp展t课件
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Layer Processing（层处理命令）
•Selection Commands（选择命令）
顶点octagon来自图形ppt课件
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Layer Processing（层处理命令）
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设计规则(design rule)
•TSMC_0.35μm CMOS工艺中各版图层的线条最小宽 度
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11
设计规则(design rule)
2、最小间距(minSep) 间距指各几何图形外边界之间的距离。
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12
TSMC_0.35μm CMOS工艺版图 各层图形之间的最小间距
TSMC的0.35μm沟道尺寸和对应的电源电压、 电路布局图中金属布线层及其性能参数
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5
举例：工艺结构 •TSMC 0.35umCMOS工艺定义的全部工艺层
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6
举例：工艺结构
•0.18um 工艺结构
Feature size L=0.18um
VDD 1.8V/2.5V
Deep NWELL to reduce substrate noise
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2
精品资料
版图概述
设计者只能根据厂家提供的设计规则进行 版图设计。严格遵守设计规则可以极大地 避免由于短路、断路造成的电路失效和容 差以及寄生效应引起的性能劣化。
版图在设计的过程中要进行定期的检查， 避免错误的积累而导致难以修改。
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4
举例：工艺结构
以TSMC（台积电）的0.35μm CMOS工艺为例
则。设计者只有得到了厂家提供的规则以
后，才能开始设计。
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8
设计规则(design rule)
两种规则： (a) 以λ(lamda)为单位的设计规则—相对单位 (b) 以μm（micron)为单位的设计规则—绝对单位 如果一种工艺的特征尺寸为S μm,则λ=S/2 μm， 选用λ为单位的设计规则主要与MOS工艺的成比例 缩小有关。
(NM OMS/1P-MM5O(7S8防m止O穿h通m/注sq入) T）hickVTN/VtoPpN-m=eNta/l P(1C8hmaOnhnmel/sq)
Threshold Voltage Adjust
（NMOS阈值电压调节注入）
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MIM:metal-insulator-metal HDP:high-density plasma 厚的顶层金属：信号线，减少了寄 生电容和电阻干扰