序列信号发生器设计.
序列发生器设计.
序列发生器的功能仿真波形的建立
9
计数型序列信号发生器
• 以同步计数器为基础；
• 例：设计产生序列信号为1111000100的发生器； • 序列长度M=10，选用一个模10的同步计数器
10
计数型序列信号发生器
Q3 Q2 Q1 Q0 F
0
0 0 0
0
0 0 0
0
0 1 1
0
1 0 1
1
1 1 1
7
移存型序列信号发生器
entity shiftxuilie is port(clk:in bit; d: in bit; set: in bit; reset:in bit; q:out bit; nq:out bit ); end shiftxuilie;
architecture behavioral of shiftxuilie is component Dtrigger port(clk:in bit; d: in bit; set: in bit; reset: in bit; q: out bit; nq:out bit ); end component; signal t0,t00,t01,t1,t10,t11,t2,t20,t21,t3,t4,t5: bit:='0'; begin U1:Dtrigger port map(clk,t0,set,reset,t00,t01); U2:Dtrigger port map(clk,t00,set,reset,t10,t11); U3:Dtrigger port map(clk,t10,set,reset,t20,t21); t0<=t11 and t21; q<=t20; nq<=not t20; end behavioral;
数电课设 一序列信号发生器
目录1题目一序列信号发生器（000111） (2)1.1课程设计的目的 (2)1.2设计的总框图: (2)1.3设计过程 (2)1.4设计的逻辑电路： (6)1.5实验仪器： (7)1.6实验结论： (7)1.7参考文献： (7)2题目二七进制异步减法计数器（001) (7)2.1课程设计的目的 (7)2.2设计的总框图： (7)2.3设计过程 (8)1.4设计的逻辑电路 (10)1.5实验仪器： (10)1.6实验结论： (11)1.7参考文献: (11)1题目一序列信号发生器（000111）1.1课程设计的目的1了解序列信号发生器的工作原理2学习序列信号发生器的各种功能和设计方法1.2设计的总框图:CP 输入计数脉冲 输出信号1.3设计过程1状态图：/01000110011100001001101110/0/1/1/−−←−−←−→−−→−/12选择触发器，求时钟方程。
选择触发器:由于JK 触发器功能齐全，使用灵活，故选 用4个时钟下降触发的边沿JK 触发器采用同步方案，故取：CP CP CP CP CP ====01233求输出方程 ：次态卡诺图：序列信号发生器n QnQ00 01 11 1032nn QQ100 xxxx 1000 0001 xxxx01 xxxx xxxx 0011 xxxx 11 1110 xxxx xxxx 0111 10 1100 xxxx xxxx xxxx输出卡诺图为：n QnQ00 01 11 1023nn QQ100 x 1 1 x01 x x 1 x11 0 x x 010 0 x x x输出方程为：n QY次态卡诺图的分解为：n QnQ00 01 11 1032nn QQ100 x 1 0 x01 x x 0 x11 1 x x 010 1 x x x13+n Q 的卡诺图n n Q Q 23 n n Q Q 0100 01 11 1000 x 0 0 x 01 x x 0 x 11 1 x x 1 101xxx12+n Q 的卡诺图 n n Q Q 23 n n Q Q 01 0001 11 1000 x 0 0 x 01 x x 1 x 11 1 x x 1 10xxx11+n Q 卡诺图n n Q Q 23 n n Q Q 0100 01 11 1000 x 0 1 x 01 x x 1 x 11 0 x x 1 10xxx1+n Q 的卡诺图根据各触发器次态卡诺图可得次态方程：nn n n n nn n n n n n n n n nn n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 010110212111232312131313+=+=+=+=++++4求驱动方程:JK 触发器的特征方程为：n n n Q K Q J Q +=+1直接对照现态系数，写出驱动：n n n n n nn n Q K Q K Q K Q K Q J Q J Q J Q J 1021321310213213,,,,,,========5检查电路能否自启动：将无效态0000,0010,0100,0101,0110,1101,1111，1001，1011,1010带入公式计算得:0000 1000(有效态），0010 0001（有效态） 0100 1010 0110 10110101 0101 1010 （无效态） （ 无效态） 1101 1110（有效态）， 1111 0111（有效态） 1001 1100（有效态）可见所设计的时序电路不能自启动。
波形及序列信号发生器设计
课题十四波形及序列信号发生器设计学习目标：设计由555、移位寄存器、D/A转换器、PLD等器件构成的多路序列信号输出和阶梯波输出的发生器电路，重点学习555、D/A转换器及可编程逻辑器件的原理及应用方法。
用Proteus软件仿真；实验测试技术指标及功能、绘制信号波形。
一、任务与要求四相步进电机有四相八拍和四相四拍两种工作方式。
其状态转换图为：四相八拍四相四拍用555、74194、2817、DA8032等IC设计一个四相步进电机控制电路和对应阶梯波输出的发生器电路，要求：1．CP频率2Hz~2kHz连续可调。
2．有四相八拍和四相四拍两种工作方式，能控制步进电机正转和反转。
3．调试时用（共阴）七段数码管（注意加限流电阻）的上四段或下四段模拟步进电机。
*验收用的步进电机的相电压为5V，相电流为0.2A。
4．将多路序列信号通过D/A转换成阶梯波输出。
要求输出电压V o=（数字量/10）V，误差<+5%。
例如对应数字量1001，V o应为0.900V~0.905V。
5．*步数（或圈数）显示。
（选作）6．**步数（或圈数）控制。
（较难的选作）二、课题分析及设计思路多路序列信号发生器在数字电路设计中应用较多，如彩灯循环，步进电机驱动等。
其设计方案较多。
下面以三相步进电机控制为例讲述多路序列信号发生器的设计思路。
本来任务与要求中已列出主要IC的型号，但考虑这是数字电路的最后一个课题，故下面将介绍几种不同的方案，使大家对数字电子技术有更深入的了解。
步进电机广泛应用于各种自动控制和计算机系统（如数控机床、机器人、打印机、光驱）中。
三相步进电机原理见图14.1。
其中转子有较强的磁性。
三相步进电机有三相三拍和三相六拍两种工作方式。
其状态转换图为：001→011→010 001→010 011 →↑↓↑↓↑↓101←100←110 ← 100 101←110三相六拍三相三拍a 三相三拍b一般不用三相三拍b。
图14.1三相步进电机控制器原理框图见图14.2：时钟电路用555构成，用电位器实现频率连续可调。
设计序列信号发生器
澳 門 科 技 大 學MACAU UNIVERSITY OF SCIENCE AND TECHNOLOGYAvenidaWai Long, Taipa, Macau Faculty of Information Technology数码电子学实验设计序列信号发生器报告人：XXX一．具体要求要求用D 触发器和门电路设计一个产生1101001序列（序列左边先输出）的序列发生器。
二．实验目的1.熟悉原理图输出法；2.了解可编程器件的实际应用。
三．实验准备1.详解D 触发器 ①电路组成为了避免同步RS 触发器同时出现R 和S 都为1的情况，可在R 和S 之间接入非门G1，如图1所示，这种单输入的触发器称为D 触发器。
图2为其逻辑符号。
D 为信号输入端。
G1 G2 G3图1：D 触发器逻辑图 图2：D 触发器逻辑符号②逻辑功能在CP=0时，G2，G3被封锁，都输出1，触发器保持原状态不变，不受D 端输入信号的控制。
在CP=1时，G2，G3解除封锁，可接收D 端输入的信号。
如1=D 时，0=D ，触发器翻到1状态，即Q n+1=1,如0=D 时，1=D ，触发器翻到0状态，即Q n+1=0，由此可列出表1所示同步D 触发器的特性表。
表1：同步D 触发器特性表由上述分析可知，同步D 触发器的逻辑功能如下：当CP 由0变为1后，触发器的状态翻到和D 的状态相同； 当CP 由1变为0后，触发器保持原状态不变。
③D 触发器的名词来源D 触发器不会发生RS 触发器不确定的情形（S=1,R=1），也不会发生JK 触发器的追跑情况（J=1,K=1),那么为什么成为D 触发器呢？因为输出Q 等于输入D ，但是要经过一个CLOCK 触发之后才产生，在时间上意味着有延迟时间的作用，所以称为D 型（Delay ）触发器。
2.确定移位寄存器的级数n （即需要用多少个寄存器来寄存状态）我们知道，一个D 触发器可以寄存“0”和“1”两种状态，若序列周期为P ，则信号发生器的级数n 应满足2≤P n 。
设计序列信号发生器
数码电子学实验设计序列信号发生器报告人：XXX一．具体要求要求用D触发器和门电路设计一个产生1101001序列（序列左边先输出）的序列发生器。
二．实验目的1.熟悉原理图输出法；2.了解可编程器件的实际应用。
三．实验准备1.详解D 触发器 ①电路组成为了避免同步RS 触发器同时出现R 和S 都为1的情况，可在R 和S 之间接入非门G1，如图1所示，这种单输入的触发器称为D 触发器。
图2为其逻辑符号。
D 为信号输入端。
图1：D 触发器逻辑图 图2：D 触发器逻辑符号②逻辑功能在CP=0时，G2，G3被封锁，都输出1，触发器保持原状态不变，不受D 端输入信号的控制。
在CP=1时，G2，G3解除封锁，可接收D 端输入的信号。
如1=D 时，0=D ，触发器翻到1状态，即Q n+1=1,如0=D 时，1=D ，触发器翻到0状态，即Q n+1=0，由此可列出表1所示同步D 触发器的特性表。
表1：同步D 触发器特性表D Q n Q n+1 说明0 0 0 输出状态和D 相同 0 1 0 输出状态和D 相同 1 0 1 输出状态和D 相同 111输出状态和D 相同由上述分析可知，同步D 触发器的逻辑功能如下：当CP 由0变为1后，触发器的状态翻到和D 的状态相同； 当CP 由1变为0后，触发器保持原状态不变。
③D 触发器的名词来源D 触发器不会发生RS 触发器不确定的情形（S=1,R=1），也不会发生JK 触发器的追跑情况（J=1,K=1),那么为什么成为D 触发器呢？因为输出Q 等于输入D ，但是要经过一个CLOCK触发之后才产生，在时间上意味着有延迟时间的作用，所以称为D 型（Delay ）触发器。
2.确定移位寄存器的级数n （即需要用多少个寄存器来寄存状态）我们知道，一个D 触发器可以寄存“0”和“1”两种状态，若序列周期为P ，则信号发生器的级数n 应满足2≤P n 。
在本例中，要产生1101001这个序列，3=n 。
基于FPGA的m序列信号发生器设计
基于FPGA的m序列信号发生器设计摘要：m序列是一种伪随机序列(PN码)，广泛用于数据白噪化、去白噪化、数据传输加密、解密等通信、控制领域。
基于FPGA与Verilog硬件描述语言设计井实现了一种数据率按步进可调、低数据误码率、反馈多项式为的m序列信号发生器。
系统时钟为20MHz，m序列信号发生器输出的数据率为20～100 kbps，通过2个按键实现20 kbps步进可调与系统复位，输出误码率小于1%。
m序列是最长线性反馈移位寄存器序列的简称，它是由带线性反馈的移位寄存器产生的周期最长的一种伪随机序列。
是由移位寄存器、反馈抽头及模2加法器组成。
m序列一旦反馈多项式及移位寄存器初值给定，则就是可以预先确定并且可以重复实现的序列，该特点使得m序列在数据白噪化、去白噪化、数据传输加密、解密等通信、控制领域使用广泛。
因此，深入学习研究m序列具有重要的实际意义。
1 m序列信号发生器的组成基于FPGA的m序列信号发生器硬件结构极其简单，仅需两个独立按键(一个是复位按键与另一个控制数据率切换按键)、一个48 MHz 的用于提供系统时钟有源晶振、系统电源、一块配置芯片、几个简单的电阻与电容即可实现。
按键去抖动、按键复位、按键切换数据率、时钟分频等功能均在FPGA内部编程实现。
2 m序列信号发生器的关键设计本文中m序列信号发生器的反馈多项式为。
其反馈及移位寄存器的关系图如图2所示。
从本设计中的反馈及移位寄存器的关系图可以看出，一个时钟周期，移位寄存器右移一位，最高位输入为x0、x2、x3、x4及x8的异或(模2相加)。
m序列的输出是移位寄存器的最低位。
图2所示的关系是m序列呈现为随机性、周期性的根本原因。
为了满足信号发生器输出数据率20 kbps的步进通过按键可调，则生成按步进20 kbps可调的时钟是实现该功能的关键。
当按键发生，时钟的输出频率加20 kbps。
在实际电路中，按键会有很大抖动，对系统会造成很大的不稳定性，因此，必须想办法减小这样的不利影响。
实验三-序列信号发生器与检测器设计
实验三序列信号发生器与检测器设计一、实验目的1．学习一般有限状态机的设计；2．实现串行序列的设计。
二、设计要求1．先设计序列信号发生器；2．再设计一个序列信号检测器，若系统检测到串行序列11010则输出为“1”，否则输出为“0”，并对其进行仿真和硬件测试。
三、实验设备PC机，Quartu eⅱ软件，实验箱四、实验原理CLK 脉冲CNT加一。
2、序列信号检测器状态转移图：五、实验步骤1、信号发生器1）建立工作库文件夹，输入设计项目VHDL代码，如下：L I B R A R Y I E E E;U S E I E E E.S T D_L O G I C_1164.A L L;U S E I E E E.S T D_L O G I C_A R I T H.A L L;U S E I E E E.S T D_L O G I C_U N S I G N E D.A L L;E N T I T Y X L S I G N A L16_1I SP O R T(C L K,C L R N:I N S T D_L O G I C;Z O U T:O U T S T D_L O G I C);E N D X L S I G N A L16_1;A R C H I T E C T U R E o n e O F X L S I G N A L16_1I SS I G N A L C N T:S T D_L O G I C_V E C T O R(3D O W N T O0);S I G N A L Z R E G:S T D_L O G I C;B E G I NP R O C E S S(C L K,C L R N)B E G I NI F(C L R N='0')T H E N C N T<="0000";E L S EI F(C L K'E V E N T A N D C L K='1')T H E NC N T<=C N T+'1';E N D I F;E N D I F;E N D P R O C E S S;P R O C E S S(C N T)B E G I NC A S E C N T I SW H E N"0000"=>Z R E G<='1';W H E N"0001"=>Z R E G<='1';W H E N"0010"=>Z R E G<='1';W H E N"0011"=>Z R E G<='0';W H E N"0100"=>Z R E G<='0';W H E N"0101"=>Z R E G<='1';W H E N"0110"=>Z R E G<='0';W H E N"0111"=>Z R E G<='1';W H E N"1000"=>Z R E G<='0';W H E N"1001"=>Z R E G<='1';W H E N"1010"=>Z R E G<='0';W H E N"1011"=>Z R E G<='0';W H E N"1100"=>Z R E G<='1';W H E N"1101"=>Z R E G<='0';W H E N"1110"=>Z R E G<='1';W H E N"1111"=>Z R E G<='1';W H E N O T H E R S=>Z R E G<='0';E N D C A S E;E N D P R O C E S S;Z O U T<=Z R E G;E N D o n e；2）对其进行波形仿真，如下图：3）将其转换成可调用元件如图：2、信号检测器1）建立工作库文件夹，输入设计项目VHDL代码，如下：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK ISPORT(DIN, CLK, CLR : IN STD_LOGIC;ss : OUT STD_LOGIC_VECTOREND SCHK;ARCHITECTURE behav OF SCHK ISSIGNAL Q : INTEGER RANGE 0 TO 5 ;SIGNAL D : STD_LOGIC_VECTOR(5 DOWNTO 0);BEGIND <= "10010" ;PROCESS( CLK, CLR )BEGINIF CLR = '1' THEN Q <= 0 ;ELSIF CLK'EVENT AND CLK='1' THENCASE Q ISWHEN 0=> IF DIN = D(4) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ;WHEN 1=> IF DIN = D(3) THEN Q <= 2 ; ELSE Q <= 1 ; END IF ;WHEN 2=> IF DIN = D(2) THEN Q <= 3 ; ELSE Q <= 1 ; END IF ;WHEN 3=> IF DIN = D(1) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ;WHEN 4=> IF DIN = D(0) THEN Q <= 5 ; ELSE Q <= 1 ; END IF ;WHEN OTHERS => Q <= 0 ;END CASE ;END IF ;END PROCESS ;PROCESS( Q )BEGINIF Q = 5 THEN ss <= "1" ;ELSE ss <= "0" ;END IF ;END PROCESS ;END behav ;3）将其转换成可调用元件如图：3.序列信号检测器顶层文件1）调用序列信号发生器和序列信号检测器元件，建立工作库文件夹，输入设计项目原理图如下图：2）对总体进行波形仿真，如下图：4．管脚邦定六、实验心得1.首先用VHDL语言设计序列信号发生器和序列信号检测器模块。
序列信号发生器的设计_计算机逻辑设计_[共4页]
![序列信号发生器的设计_计算机逻辑设计_[共4页]](https://img.taocdn.com/s3/m/b5e43cc552d380eb63946d60.png)
1946.3.5 序列信号发生器的设计序列信号是把一组0、1数码按一定规则顺序排列的串行信号。
对于给定的序列信号，设计其发生器一般有两种结构形式：计数型序列信号发生器和移存型序列信号发生器。
计数型序列信号发生器的特点是，所产生的序列信号的长度等于计数器的模值，并可根据需要产生一个或多个序列信号。
先用计数器构成一个模P的计数器，然后辅以多路选择器、译码器或其他门的组合逻辑可以方便地构成各种序列发生器。
（1）选用多路选择器：把要产生的序列按规定的顺序加在多路选择器的输入端，把地址端与计数器的输出端适当地连接在一起，多路选择器的输出能得到所需的序列信号。
（2）选用译码器：把计数器的输出端和译码器的输入相连，将序列信号中为1的信号对应最小项用组合逻辑组合输出。
（3）选用其他门的组合逻辑：直接采用组合逻辑连接计数器的输出。
获得所需要的序列。
【例6.17】采用计数器74163和各种组合逻辑设计产生序列00010111。
解：序列为8位二进制代码，因此，首先构建模8的计数器。
对于同步置数的74163而言，当计数由0000计到0111，即Q A=1,Q B=1,Q C=1时，使用与非门反馈到置数端，使计数器模8计数。
（1）使用多路选择器输出。
如选用8选1多路选择器74151，则将需要产生的序列信号00010111分别接到输入端，将地址端与计数器的输出端低三位适当地连接在一起，如图6.63所示，随着时钟脉冲，多路选择器的输出Z即是所需的序列。
图6.63 使用多路选择器设计计数型序列信号发生器（2）使用译码器输出。
如选用低电平输出有效的译码器74138，则将8位序列00010111中为1的第3、5、6、7位通过与非门连接输出。
如图6.64所示。
图6.62 计数型序列信号发生器。
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输出数据作为该地址对应的存储单元的写入数据（低四位）。
例如：集成计数器方案中，存储器的地址数据为： 0000H～0007H（连续），相应的写入数据为： 01、03、02、06、04、0C、08、09(16进制数)。 集成移位寄存器方案中，存储器的地址数据为：
0000H～000FH(不连续，只用其中8个)，相应的写入数据为：
八状态转换产生电路：
方案1：采用触发器设计：设计复杂，且存在不能自启 动问题。 方案2：采用集成计数器设计：可产生递增或递减，且 状态连续，不存在自启动问题。 方案3：采用移位寄存器设计：不是递增或递减，状态 不连续，存在自启动问题。
设计的原理框图：
时钟产 生电路 八状态 转换产 生电路 码组 变换 电路
（6）对设计电路进行仿真和修改，并安装和调试实际电路。
三、设计思路： （1）步进电机介绍 步进电机接收步进脉冲而一步一步地转动，并带动机械装置 实现精密的角位移和直线位移。广泛应用于各种自动控制和 计算机系统中如：数控机床、机器人、打印机、光驱等。 如图三相步进电机，它 由转子和定子组成，定 子上绕制了A、B、C三 个线圈构成三个不同的 绕组。 不同绕组上所加脉冲的 不同，形成不同的步距 和转速。
多路序列信号发生器设计
一、学习目标： 设计由555定时器、移位寄存器、存储器等器件构成的多路 序列信号输出电路，用于控制步进电机或彩灯循环。用 Proteus软件进行仿真并安装实际电路。 二、设计任务：
（1）设计多路序列信号输出电路，用于控制步进电机；
（2）用数码管的上四段或下四段模拟步进电机的工作； （3）步数控制：四相八拍和四相四拍两种工作方式。 （4）能控制步进电机的正转和反转 ； （5）步数显示；
全0
全0
1
1
0
1
8个状态
8个状态
四相四拍/正转
四相四拍/反转
由此决定四种不同工作方式对应的存储器地址数据
步进电机的正转和反转：
如在“四相八拍工作方式”的集成计数器方案中，把 原接地的A4改接1。此时存储器地址变化范围为 0010H～0017H（连续）， 在此范围内添加反序的数据 即可： 09、 08、 0C、 04、 06、 02、 03、01 。 步数控制设计： 分为四相八拍和四相四拍两种工作方式，如实 现“四相四拍正转工作方式”的集成计数器方案中， 把原接地的A5改接1、 A4接0 。此时存储器地址变化 范围为0020H～0027H（连续）， 在此范围内添加“四 拍”的数据即可： 01、 02、 04、 08、 01、 02、 04、08 （数据重复一遍）。
（2）基本设计思路
四相步进电机有四相八拍和四相四拍两种工作方 式。按照如下状态转换图的顺序工作：
下面以四相八拍工作方式为例，说明其设计思路，
即如何产生四相八拍方式的状态转换图。
设计的原理框图：
时钟产 生电路 八状态 转换产 生电路 码组 变换 电路
步进电 机所要 求的八 状态转 换图
即多路 序列信 号输出，
（3）如何将上述数据文件加载到存储器中。
在编程器本身附带的软件SUPERPRO编辑界面中，选择器件, 装入上述数据文件，点击“Program”图标,则芯片座上的灯变 红，并显示“正在烧录芯片”，即可将数据文件写入实际IC。 在PROTEUS仿真软件中，为了使仿真的存储器能够正常工 作，也必须将数据文件进行加载。其方法是： 在 proteus 中将鼠标指向 IC，点击鼠标右键选中该 IC，再按 左键就会出现一对话框，如图： 在Image File 的文本编辑框 中键入要加载 的数据文件名 或点击右边的 打开文件图标 选取文件即完 成。
01H 03H 02H 06H 04H 0CH 08H 09H
上述转换关系很容易实现，这里只介绍如何用存 储器实现上述转换关系：
实际电路中采用E2 PROM 2817（2k）或2864 （8k） ，仿真时用EPROM 2764（ 2817 /2864不 能仿真）。
存储器的用法
（1）如何确定存储器的地址和写入数据： 将码组变换电路的输入数据作为存储器的地址数据（低四位）；
0000 0001 0010 0011 0100 0101 0110 0111
0001 0011 0010 0110 0100 1100 1000 1001
01H 03H 02H 06H 04H 0CH 08H 09H
0000 0001 0011 0111 1111 1110 1100 1000
0001 0011 0010 0110 0100 1100 1000 1001
01、03、xx、02、xx 、xx、 xx、06、09、 xx、 xx 、xx、08、 xx、 0C、04(16进制数)。
（2）如何生成数据文件：
用VC软件或编程器本身附带的软件SUPERPRO进行数 据的编辑，即点击“数据缓冲区”，在HEX栏键入对应的 16进制数据，完成后将文件存为如下类型：BIN或Hex。
步进电 机所要 求的八 状态转 换图
码组变换电路：
方案1：译码器＋门电路
方案2：存储器
即多路 序列信 号输出，
八状态转换产生电路设计
（1）采用集成计数器设计：可采用熟悉的74LS161产生连 续的八个状态：0000－0111。 （2）采用移位寄存器设计：移位寄存器可构成两种类型的 计数器：环形和扭环形计数器。这里只介绍扭环形计数器： 将集成移位寄存器74LS194的最高位反馈到右移输入端DSR
电路原理图：
（3）其它部分设计思路
步进电机的正转和反转控制 步数控制：四相八拍和四相四拍两种工作方式
采用存储器地址线中的A4、A5作为控制信号：
A12~A6 全0 全0 A5 A4 步数控制 正/反转 0 0 0 1 A3~A0 8个状态 8个状态 工作方式 四相八拍/正转 四相八拍/反转
产生不连续的八个状态：0000、0001、 0011、0111、1111、1110、1100、1000
码组变换电路设计 “码组变换电路”的作用： 将“八状态转换产生电路” 的状态转换图（连续或不 连续）变换成步进电机所要求的状态转换图。
Q3Q2Q1Q0 D3D2D1D0 Q3Q2Q1Q0 D3D2D1D0