数字逻辑设计大作业报告(哈工大)
数字逻辑实验报告实验
一、实验目的1. 理解数字逻辑的基本概念和基本原理。
2. 掌握数字逻辑电路的基本分析方法，如真值表、逻辑表达式等。
3. 熟悉常用数字逻辑门电路的功能和应用。
4. 提高数字电路实验技能，培养动手能力和团队协作精神。
二、实验原理数字逻辑电路是现代电子技术的基础，它主要研究如何用数字逻辑门电路实现各种逻辑功能。
数字逻辑电路的基本元件包括与门、或门、非门、异或门等，这些元件可以通过组合和连接实现复杂的逻辑功能。
1. 与门：当所有输入端都为高电平时，输出端才为高电平。
2. 或门：当至少有一个输入端为高电平时，输出端为高电平。
3. 非门：将输入端的高电平变为低电平，低电平变为高电平。
4. 异或门：当输入端两个高电平或两个低电平时，输出端为低电平，否则输出端为高电平。
三、实验内容1. 实验一：基本逻辑门电路的识别与测试（1）认识实验仪器：数字电路实验箱、逻辑笔、示波器等。
（2）识别与测试与门、或门、非门、异或门。
（3）观察并记录实验现象，分析实验结果。
2. 实验二：组合逻辑电路的设计与分析（1）设计一个简单的组合逻辑电路，如加法器、减法器等。
（2）根据真值表列出输入输出关系，画出逻辑电路图。
（3）利用逻辑门电路搭建电路，进行实验验证。
（4）观察并记录实验现象，分析实验结果。
3. 实验三：时序逻辑电路的设计与分析（1）设计一个简单的时序逻辑电路，如触发器、计数器等。
（2）根据电路功能，列出状态表和状态方程。
（3）利用触发器搭建电路，进行实验验证。
（4）观察并记录实验现象，分析实验结果。
四、实验步骤1. 实验一：（1）打开实验箱，检查各电路元件是否完好。
（2）根据电路图连接实验电路，包括与门、或门、非门、异或门等。
（3）使用逻辑笔和示波器测试各逻辑门电路的输出，观察并记录实验现象。
2. 实验二：（1）根据实验要求，设计组合逻辑电路。
（2）列出真值表，画出逻辑电路图。
（3）根据逻辑电路图连接实验电路，包括所需逻辑门电路等。
数字逻辑综合设计实验报告
数字逻辑综合设计实验报告本次数字逻辑综合设计实验旨在通过集成数字电路设计的各项技能，实现课程中所学的数字逻辑电路的设计和应用。
本文将从实验流程、实验过程和实验结果三个方面进行详细阐述。
一、实验流程1.确定实验内容和目的。
2.设计电路，包括逻辑门、时序电路和其他数字电路。
3.将电路图转化为器件链路图。
4.验证器件是否可以直接连接，确定器件安装方式。
5.安装器件，焊接电路板。
6.进行测试和调试，确认电路是否可以正常工作。
7.完成实验报告并提交。
二、实验过程1.确定实验内容和目的本次实验的内容是建立一个多功能的数字电路，实现数字电路的常见功能，包括计数器、时序控制器等。
本次实验的目的是通过对数字电路设计的综合应用，提高学生对数字电路设计的实践能力。
2.设计电路在确定实验内容和目的之后，我们需要对电路进行设计。
为了实现功能的复杂性，我们设计了一个包含多个逻辑门、计数器和其他数字电路的复杂电路。
3.将电路图转化为器件链路图在完成电路设计后，我们需要将电路图转化为器件链路图。
我们需要根据电路设计中使用的器件类型和数量来确定器件链路图。
在转化过程中，我们需要考虑器件之间的连接方式、信号传输、电源连接等因素。
4.验证器件是否可以直接连接，确定器件安装方式对于电路板的安装和器件之间的连接问题，我们需要进行仔细的测试和验证。
只有当所有器件都可以无误地连接到电路板上并正常工作时，我们才能确定最佳的器件安装方式。
5.安装器件，焊接电路板完成以上所有的测试和验证后，我们可以开始完成电路板的安装。
在安装过程中，我们需要仔细按照器件链路图和设计图来进行布线和连接。
最后，我们需要进行焊接，确保连接性能和电路板的可靠性。
6.进行测试和调试，确认电路是否可以正常工作完成器件安装和焊接后，我们需要进行测试和调试。
我们需要检查每个部分的性能和功能，以确保电路可以正常工作。
如果我们发现任何错误或问题，我们需要进行进一步的调试和修复。
7.完成实验报告并提交。
数字逻辑设计实验报告
一、实验目的1. 理解和掌握数字逻辑设计的基本原理和方法。
2. 熟悉数字电路的基本门电路和组合逻辑电路。
3. 培养动手能力和实验技能，提高逻辑思维和解决问题的能力。
4. 熟悉数字电路实验设备和仪器。
二、实验原理数字逻辑设计是计算机科学与技术、电子工程等领域的基础课程。
本实验旨在通过实际操作，让学生掌握数字逻辑设计的基本原理和方法，熟悉数字电路的基本门电路和组合逻辑电路。
数字逻辑电路主要由逻辑门组成，逻辑门是数字电路的基本单元。
常见的逻辑门有与门、或门、非门、异或门等。
根据逻辑门的功能，可以将数字电路分为组合逻辑电路和时序逻辑电路。
组合逻辑电路的输出只与当前输入有关，而时序逻辑电路的输出不仅与当前输入有关，还与之前的输入有关。
三、实验内容1. 逻辑门实验（1）实验目的：熟悉逻辑门的功能和特性，掌握逻辑门的测试方法。
（2）实验步骤：① 将实验箱中的逻辑门连接到测试板上。
② 根据实验要求，将输入端分别连接高电平（+5V）和低电平（0V）。
③ 观察输出端的变化，记录实验数据。
④ 分析实验结果，验证逻辑门的功能。
2. 组合逻辑电路实验（1）实验目的：掌握组合逻辑电路的设计方法，熟悉常用组合逻辑电路。
（2）实验步骤：① 根据实验要求，设计组合逻辑电路。
② 将电路连接到实验箱中。
③ 根据输入端的不同组合，观察输出端的变化，记录实验数据。
④ 分析实验结果，验证电路的功能。
3. 时序逻辑电路实验（1）实验目的：掌握时序逻辑电路的设计方法，熟悉常用时序逻辑电路。
（2）实验步骤：① 根据实验要求，设计时序逻辑电路。
② 将电路连接到实验箱中。
③ 观察电路的输出变化，记录实验数据。
④ 分析实验结果，验证电路的功能。
四、实验结果与分析1. 逻辑门实验结果：通过实验，验证了逻辑门的功能和特性，掌握了逻辑门的测试方法。
2. 组合逻辑电路实验结果：通过实验，掌握了组合逻辑电路的设计方法，熟悉了常用组合逻辑电路。
3. 时序逻辑电路实验结果：通过实验，掌握了时序逻辑电路的设计方法，熟悉了常用时序逻辑电路。
哈工大数字逻辑电路与系统实验报告
哈工大数字逻辑电路与系统实验报告引言本实验旨在通过对数字逻辑电路与系统的学习与实践，加深对数字逻辑电路原理和应用的理解，掌握数字逻辑电路实验的设计与调试方法。
本报告将详细介绍实验步骤、实验结果以及实验心得体会。
实验目的1.掌握基本的数字逻辑电路设计方法；2.熟悉数字逻辑电路的布线和调试方法；3.学会使用EDA软件进行数字逻辑电路的仿真和验证。
实验器材•FPGA开发板•EDA软件实验过程实验一：逻辑门的基本控制本实验采用FPGA开发板进行实验，以下是逻辑门的基本控制步骤：1.打开EDA软件，新建工程；2.选择FPGA开发板型号，并进行相应配置；3.在原理图设计界面上，依次放置与门、或门、非门和异或门，并连接输入输出引脚；4.面向测试向量实现逻辑门的控制和数据输入；5.运行仿真并进行调试。
实验二：数字逻辑电路实现本实验以4位全加器为例，进行数字逻辑电路的实现，以下是实验步骤：1.打开EDA软件，新建工程；2.选择FPGA开发板型号，并进行相应配置；3.在原理图设计界面上，放置输入引脚、逻辑门和输出引脚，并进行连接；4.根据全加器的真值表，设置输入信号，实现加法运算；5.运行仿真并进行调试。
实验三：数字逻辑电路的串联与并联本实验旨在通过对数字逻辑电路的串联与并联实现，加深对逻辑门的理解与应用。
以下是实验步骤：1.打开EDA软件，新建工程；2.选择FPGA开发板型号，并进行相应配置；3.在原理图设计界面上，放置多个逻辑门，并设置输入输出引脚；4.进行逻辑门的串联与并联连接；5.根据逻辑门的真值表，设置输入信号，进行运算；6.运行仿真并进行调试。
实验结果经过实验测试，实验结果如下：1.实验一：逻辑门的基本控制–与门的功能得到实现；–或门的功能得到实现；–非门的功能得到实现；–异或门的功能得到实现。
2.实验二：数字逻辑电路实现–4位全加器的功能得到实现；–正确进行了加法运算。
3.实验三：数字逻辑电路的串联与并联–逻辑门的串联与并联功能得到实现；–通过逻辑门的串联与并联，实现了复杂的逻辑运算。
哈工大数电自主设计实验报告
姓名班级学号实验日期2014.11. 节次教师签字成绩实验名称出租车计价表的简单逻辑设计1.实验目的（1）掌握并熟练运用集成同步加法计数器74LS160芯片的清零、置数和级联功能的接法，并能综合运用这些接法实现进制改变等功能。
（2）掌握并熟练运用中规模4位二进制码比较器74LS85芯片的数码比较功能。
（3）用若干集成同步加法计数器74LS160芯片和中规模4位二进制码比较器74LS85芯片组合设计出租车计价表电路，使之实现如下功能：起步价为3公里内8元，超过3公里每公里收2元，停车不计费，将最后的钱数通过数码管显示。
2.总体设计方案或技术路线（1）行车距离的模拟：在车轮上安装传感器，获得车轮转动信息，即获得行车距离信息，将出租车行驶距离转换成与之成正比的脉冲个数。
本实验设定每100m产生一个脉冲，脉冲频率反应行车速度，脉冲源由示波器的信号发生器提供。
（2）基本计数电路：，将该脉冲作为74LS160（I）的时钟，通过同步每100米产生一个脉冲CP置数对该脉冲进行5分频，那么得到的脉冲CP为每500m（1里）产生一次。
1作为距离计数单位以便距离累加电路进行距离累加。
CP1作为价格计数单位则为1元/里，以便计价电路进行价格累加；CP1（3）距离累加电路：将74LS160（II）和74LS160（III）通过级联构成一个0～99的加法计数器，作为他们的时钟。
然后分别把对行驶距离进行累计（距离单位：里），其中CP1两个芯片和数码管连接显示行驶距离。
因此该计价表行驶距离最大值为99里，即49.5公里。
（4）比较判断电路：将CP1作为74LS160（IV）的时钟，实现距离累加功能，与（3）不同的是它的输出端QD QCQBQA与74LS85的A3A2A1A相连,而B3B2B1B为0110，意味着6个500m即3公里，当74LS160（IV）输出小于或等于3公里时，A>B端为低电平，当输出大于3公里时，A>B端为高电平。
哈工大数电自主设计实验
姓名班级学号实验日期节次教师签字成绩百秒内倒计时器设计1.实验目的1. 培养分析、设计逻辑电路的基本能力。
2. 进一步熟悉常用芯片的基本使用。
3. 熟悉仿真软件Multisim 11.0的基本操作。
2.总体设计方案或技术路线倒计时系统的原理框图如下所示：a.振荡环节和分频/计数控制环节用555电路组成多谐振荡器，产生f=1Hz的信号，即秒脉冲。
计数控制环节是指减1计数器状态为00（即倒计时结束）时，使计数器停止计数。
这时只要使秒脉冲不再持续即可。
这里将判零信号与多谐振荡器输出信号通过与门连接，即可实现该功能。
b.赋初值控制、减1计数器环节和译码显示环节这里用两片双时钟加/减计数器74LS192级联即可实现该部分功能。
将计数器输出端接到LED显示管，即可以实现译码显示功能。
c.判零电路和报警控制通过集成或门将计数器各输出连接起来，只有当计数器状态为00（两片74LS90的输出端QDQCQBQA=0000,此时倒计时输出结束），或门输出结果才为0。
将或门输出信号作为判零信号。
则倒计时结束时，秒脉冲停止，计数器不再计数。
将判零连接至非门后，将非门输出信号连接至小喇叭，这样，倒计时结束后，小喇叭发出声响，实现倒计时结束报警功能。
具体实现过程参见原理分析部分。
3.实验电路图图 1 秒脉冲产生及计数控制电路图 2赋初值、减1计数及判零报警电路图3完整电路4. 仪器设备名称、型号实验箱、子板1台双踪示波器1台数字万用表1台555定时器1片74LS90 1片74LS00 1片74LS192 2片74LS32 2片LED数码管2组（实验箱上集成）小喇叭1个（实验箱上集成）电容、电阻、导线等若干5.理论分析或仿真分析结果a.振荡环节和分频/计数控制环节用555电路组成多谐振荡器，产生f=1Hz的信号，即秒脉冲。
由555定时器构建多谐振荡器的基本原理，多谐振荡器的振荡周期为：这里采用Multisim 11.0对电路进行仿真。
哈工大电工自主设计实验_2
两位数密码组合逻辑电路
电工自主设计实验
(一)实验目的
1.掌握74LS04、74LS74、74LS08等元件的逻辑功能和使用方法；
2.通过实验，进一步熟悉组合逻辑电路的分析和设计方法。
(二)实验电路图
VCC
(三)仪器设备名称、型号
1.模拟数字电子技术试验箱
2.双路直流稳压电源
3.电阻、导线若干
(四)理论分析或仿真分析结果
(五)详细实验步骤及实验结果数据记录
⑵按照逻辑图连接好电路
⑶别对六个输入端施加高低电平，观察输出端小灯的情况
⑷列出真值表：
结论：逻辑表达式为：
(六)实验结论
1.应用74LS04、74LS74、74LS08等元件可以实现两位数密码的设置，在生活中具有广泛应用。
(七)对实验的改进及优化
应该在实验的基础上加上一个清零开关。
此密码器设计比较简单，输入正确的密码前，小灯保持不亮，表明输入密码错误。
但输入正确的密码后，小灯一直保持亮的状态，所以在后续的设计优化过程中考虑增加一个清零开关。
(八)本次实验的收获和体会、对电路实验室的意见或建议
通过实验我了解了74LS138、74LS00、74LS20等元件的逻辑功能和使用方法，同时，通过实验，更加熟悉了组合逻辑电路的分析和设计方法。
在进行组合逻辑电路的设计时，应首先将给定的逻辑问题抽象成逻辑函数，列出其真值表，再根据真值表写出逻辑函数式并对其进行化简变换，最终根据化简变换后的逻辑函数式画出逻辑电路图。
参考文献
[1]杨世彦.电工学电子技术.机械工业出版社.2008
[2]邹其洪.电工电子实验与计算机仿真.电子工业出版社.2008。
哈工大数字电路大作业
班级：学号：姓名：一、利用Verilog HDL设计一个电路，对输入的一串二进制数，用于检测序列中连续3个或者3个以上的1，状态转换图如图所示。
状态转换表如图所示由题目要求可知，选择Moore型状态机实现功能。
通过quartusII 仿真验证功能。
源程序如下：module zuoye_1(clk,din,op);input clk,din;output op;reg[1:0]current_state,next_state;reg op;parameter S0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;always@(posedge clk)begincurrent_state <= next_state;endalways@(current_state or din)begincase(current_state)S0: beginop=0;if(din==0)next_state=S0;elsenext_state=S1;endS1: beginop=0;if(din==0)next_state=S0;elsenext_state=S2;endS2: beginop=0;if(din==0)next_state=S0;elsenext_state=S3;endS3: beginop=1;if(din==0)next_state=S0;elsenext_state=S3;enddefault:beginop=0;next_state=S0;endendcaseendendmodule编写激励文件如下：预置输入为：1001101110111101111100001101110`timescale 1 ns/ 1 psmodule cj_1_vlg_tst();reg clk;reg din;wire op;cj_1 i1 (.clk(clk),.din(din),.op(op));initialbeginclk=0;din=1; 1001101110111101111100001101110 #1 din=0;#2 din=1;#2 din=0;#1 din=1;#3 din=0;#1 din=1;#4 din=0;#1 din=1;#5 din=0;#1 din=0;#1 din=0;#2 din=1;#2 din=0;#1 din=1;#3 din=0;#1 $stop();$display("Running testbench");endalwaysbegin#(0.5) clk=~clk;endendmodule以下为仿真逻辑原理图：RTL VIEWERTechnology map viewer（mapping）Technology map viewer（fitting）以下为仿真波形图：。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
本系统可分为抢答优先锁存电路、倒计时电路、数码管显示电路及报警电路 四个主要组成部分，下面将对各部分选定的方案、电路组成及相关器件进行详细 说明。
1.4.1 抢答优先锁存电路
（1）选定方案 简单设计思想 选手没有输入时输出为 000，当选手有输入时输出中必有一个为 1，可以将 3
个输出连接一个或门，则或门输出为 1，可以通过或门输出反馈控制优先级最高的 输入进而使输出恒为 000，根据 R-S 锁存器的特性，进而完成锁存的功能。
器、8 个非门、1 个 3 输入或门、1 个 3 输入与门、1 个 4 输入与非门。
1.4.2 倒计时电路
（1）选定方案 倒计时电路的输入有主持人的开始、复位控制，学生抢答后的输入，以及脉冲
发生器，输出为 8 位二进制数，分为高 4 位和低 4 位，最初显示 60，输出即为 0110(高) 0000(低)。采用两片 74190 计数器，此计数器能够实现十进制加/减计数。低位计 数器芯片的时钟端连接脉冲发生器，高位计数器芯片的时钟端连接低位计数器输 出端的最高位。所以，当且仅当低位输出由十进制 0(0000)减为 9(1001)时,低位计 数器的最高位由 0 变 1，高位计数器时钟端获得一个脉冲，自动减 1，低位计数器 的其他变化不会给高位计数器时钟端脉冲，因此，不会引起高位计数器计数的变 化，所以实现了由 60 减为 59,50 减为 49 等边界条件的实现，其他情况，如：59 减为 50，低位计数器由 9(1001)减为 0(0000)，高位计数器因未获得脉冲而保持 5(0101)不变,所以能够实现由 60 到 0 的减计数。
手的编号一直保持到主持人将系统清除为止。抢答后显示优先抢答者序 号，并且不出现其他抢答者的序号； （5）当设定的时间到，而无人抢答时，本次抢答无效，发出报警指示，并禁 止抢答。定时器上显示 00。主持人按动复位按钮后，重新开始抢答；
1.2 工作原理
本电路由主持人开始（高电位有效）、复位（低电位有效）开关，秒脉冲发 生器，四个学生抢答按钮，两个 74190 计数器，一个优先编码器以及 SR 锁存器、 与、或、非等逻辑门组成。
I
哈尔滨工业大学 2016 秋季学期数字逻辑设计大作业
目录
摘要……………………………………………………………………………………Ⅰ 第 1 章 四人抢答器
1.1 设计目的及要求……………………………………………………………….1 1.1.1 设计目的………………………………………………...............…..............1 1.1.2 设计要求…………………………………………………………………..1
哈尔滨工业大学 2016 秋季学期数字逻辑设计大作业
位选手的输入取与非的输出、3 个锁存器的输出取或后在取反的值和支持人的输入 一起取与；2N，1N，0N 无关输入。
R-S 锁存器：3 个锁存器的 S 端分别为编码器的 3 个输出取反后的值；R 端均 为支持人的开始端。
过程分析 当主持人没有按下开始开关时（此时为复位状态），即输入为 0，所以 7N 端 输入为 0，选手输入无效，编码器的输出恒为 000，所以 R-S 锁存器的 S 端均为 1， R 端为 0，锁存器置 0，输出为 000。 当支持人按下开始开关时，即输入为 1，当选手没有输入时（0000 取反与非 之后为 0），所以 7N 端输入为 0，选手输入无效，编码器的输出恒为 000，所以 R-S 触发器的 S 端均为 1，R 端为 0，锁存器置 0，输出为 000；当选手有输入时， 例如输入 0100，选手二输入了，取反之后为 1011，与非之后为 1，此时 7N 端前 的与门 3 个输入均为 1，所以 7N 端输入为 1，选手输入有效，编码器的输出为 010 （2 号选手），取反之后为 101，即 3 个锁存器的 S 端分别为 101，R 端均为 1， 只有第二个锁存器的输出为 1，所以 3 个锁存器的输出为 010，选中了 2 号选手（实 现选则功能），010 取或后取反为 0，此后 7N 端输入变为 0，编码器输出为 000， 取反后为 111，3 个锁存器的 S 端均为 1，R 端为 1，保持原来的 010 不变，（实 现锁存功能），此后不管选手如何输入，锁存器的输出均为 010 不变。 当主持人按下复位开关（关闭开始开关），即输入为 0，所以 7N 端输入为 0， 选手输入无效，编码器的输出恒为 000，所以 R-S 锁存器的 S 端均为 1，R 端为 0， 锁存器置 0，输出为 000（实现了复位功能）。 真值表
芯片说明 8-3 优先编码器：输入低有效，优先级：7N>6N>5N>4N>3N>2N>1N>0N； R-S 锁存器：R=0，S=1 时置 0；R=1，S=0 时置 1；R=1；S=1 时保持。 输入设计 8-3 优先编码器：6N，5N，4N，3N 端分别为 1-4 号选手的输入；7N 端为 4
-2-
倒计时电路由两片 74190 计数器芯片、脉冲发生器、一个 8 输入或非门、一个 2 输入或门，其中脉冲发生器可选为秒脉冲发生器，实现真实的 60 秒倒计时。
（3）74190 芯片说明 74190 芯片为十进制加减法计数器芯片，有四个输入端（由高到低）D、C、B、
A；GN 端:输入为高电平，保持；LD 端，输入为低电平，载入输入端的内容；DNUP 端，输入为高电平，减计数；CLK 端，接收脉冲信号端。输出端（由高位到低位） Q4、Q3、Q2、Q1,输出由 1001 到 0000 的数字。
数字逻辑大作业
四人抢答器设计
院 （系）： 计算机科学与技术学院 专 业： 计算机科学与技术 班 级： 成 员：
2016 年 12 月
哈尔滨工业大学 2016 秋季学期数字逻辑设计大作业
摘要
本次大作业设计的是一个四人竞赛抢答器控制电路，该电路具有第一抢答信 号鉴别和锁存功能。该电路主要由抢答优先锁存电路、报警电路、数码管显示电 路、倒计时电路四部分构成，其中，抢答电路部分由 74148 优先编码器和 74279 四 R-S 锁存器构成；报警电路部分由 LED 灯等能发光、发声的元器件构成；数码 管显示电路由七段数码管、7448 七段译码器和一系列与、或、非等逻辑门构成； 倒计时电路部分由 74190 计数器和秒脉冲发生器构成。利用 MAX_PLUS10.2 对设计 的电路进行仿真，可以得到，主持人在启动开始按钮之前的选手抢答无效，只有 当主持人启动开始开关后，第一个抢答者按下抢答键，倒计时电路停止倒计时进 入保持状态，并封锁其他各组抢答信号，使电路不会再响应，抢答电路进入锁存 状态，直至主持人启动复位按钮。在无人抢答时，时钟电路完成 60 到 0 的倒计时 后，会有报警提示，倒计时电路进入保持状态，直至主持人启动复位按钮，进入 初始状态 60 秒。 关键词：四人抢答器；优先锁存；倒计时；保持；复位
选手 1 选手 2 选手 3 选手 4 主持人 Q1
Q2
Q3
×
×
×
×
0
0
0
0
1
×
×
×
1
0
0
1
0
1
×
×
1
0
1
0
0
0
1
×
1
0
1
1
0
0
0
1
1
1
0
0
（2）电路组成 抢答优先锁存电路由 1 片 74LS148 8-3 优先编码器、1 片 74LS279 4R-S 锁存
-3-
哈尔滨工业大学 2016 秋季学期数字逻辑设计大作业
-4-
哈尔滨工业大学 2016 秋季学期数字逻辑设计大作业
所以，主持人的开始、复位开关接高位计数器和低位计数器的 LD 端。另外，为实 现减计数，74190 计数器的 DNUP 端应接为高电平。系统要求，当有选手按抢答 器或计数器由 60 减为 0 时，计数保持不变，所以，对 74190 的 GN 端进行操作， 计数器的 GN 端当输入为 1 时，计数器进入保持状态，所以我们将高位计数器和 低位计数器的总共 8 个输出端用一个 8 输入或非门连在一起，然后将学生抢答输 入和 8 输入或非门的输出，采用一个或门连在一起，最终将输出接在高位计数器 和低位计数器的 GN 端，所以当有人抢答或计数减为 0 时，两计数器都会因 GN 端 接收到‘1’输入而进入保持状态。 （2）电路组成
1.2 工作原理……………………………………………………………………….1 1.3 系统方框图…………………………………………………………………….1 1.4 各部分选定方案及电路组成、相关器件说明………………………………….1
1.4.1 抢答优先锁存电路……………………………………...............…..............1 1.4.2 倒计时电路………………………………………………………………..1 1.4.3 数码管显示电路…………………………………………………………….3 1.4.4 报警电路…………………………………………………………………….3 1.5 调试过程……………………………………………………………………….3 1.6 设计结论……………………………………………………………………….3 第 2 章 设计心得与总结 2.1 设计心得……………………………………………………………………….4 2.1.1***…………………………………………………...............…..............1 2.1.2***……………………………………………………………………..1 2.1.3 ***……………………………………………………………………….3 2.2 总结…………………………………………………………………………….4 参考文献………………………………………………………………………….…8 附录Ⅰ总体器件表及相关器件的功能表、管脚分布………………………………..10 附录Ⅱ总体设计图…………………………………………………………………..10 附录Ⅲ仿真结果……………………………………………………………………..10 附录Ⅳ分工说明……………………………………………………………………..10