实验四触发器功能及测试
触发器功能实验报告
触发器功能实验报告触发器功能实验报告引言：触发器是数字电路中常见的重要元件，它能够在特定的输入条件下产生稳定的输出信号。
本实验旨在通过构建不同类型的触发器电路，探究触发器的基本原理和功能。
实验一：RS触发器RS触发器是最简单的一种触发器，由两个交叉连接的非门组成。
实验中我们使用了两个与非门来构建RS触发器电路，其中一个与非门的输出连接到另一个与非门的输入，反之亦然。
通过设置不同的输入状态，我们可以观察到RS触发器的两种稳定状态：置位和复位。
实验二：D触发器D触发器是一种常用的触发器，它具有单一输入和双输出。
实验中我们使用了两个与非门和一个或非门来构建D触发器电路。
通过输入信号的变化，我们可以观察到D触发器的工作原理：当输入信号为高电平时，输出保持之前的状态，当输入信号为低电平时，输出根据之前的状态进行切换。
实验三：JK触发器JK触发器是一种多功能的触发器，它具有两个输入和两个输出。
实验中我们使用了两个与非门和一个或非门来构建JK触发器电路。
通过设置不同的输入状态，我们可以观察到JK触发器的四种工作模式：置位、复位、切换和禁用。
实验四：T触发器T触发器是一种特殊的JK触发器，它只有一个输入和两个输出。
实验中我们使用了两个与非门和一个或非门来构建T触发器电路。
通过输入信号的变化，我们可以观察到T触发器的工作原理：当输入信号为高电平时，输出状态翻转，当输入信号为低电平时，输出保持不变。
实验五：应用实例在实验的最后，我们通过一个简单的应用实例来展示触发器的实际应用。
我们构建了一个二进制计数器电路，使用了多个D触发器和与非门。
通过输入脉冲信号，我们可以观察到计数器的工作原理：每次接收到脉冲信号，计数器的输出状态按照二进制规律进行变化。
结论：通过本次实验，我们深入了解了不同类型的触发器的功能和工作原理。
触发器在数字电路中具有重要的应用价值，能够实现各种逻辑功能和时序控制。
进一步的研究和实践将有助于我们更好地理解和应用触发器，提高数字电路设计的能力。
实验四 门电路逻辑功能的测试
实验四门电路逻辑功能的测试
一实验目的
（1）学习门电路的功能测试方法
（2）熟悉Multisim10的数字逻辑功能的显示方法及单刀双掷开关的应用。
二实验内容
（1）测试二输入端异或门的组合电路的逻辑功能：用逻辑开关信号作输入，用探测器显示输出信号，实验电路如图1所示，将实验结果记录于表1中；
图1
【注】电路图中出现了数字电源（V cc V ss等）和数字地（GND
），
它们可以不予连接，但实验室调入电路中式必要的，它们默认与数字
器件的电源和地连接。
另外，开关控制键的修改可以双击之，在弹出的窗口中修改。
表1 (表中1表示灯亮，0表示灯灭。
下同)
（2）测试用与非门达成的逻辑功能电路：电路图如图2所示，自己拟定表格记录实验数据于实验报告中；
4.5 V
图2
表2
（3）研究R—S触发器：用二输入端与或非门搭式R—S触发器，电路如图3所示，自己拟定表格记录实验数据。
X2
2.5 V
图3
表3（1）<以0 0
为起始>
表3（2）<以0 1为起始>
表3（3）<以1 1为起始>
表3（4）<以1 0为起始>
结论：R—S触发器具有记忆功能，以不同的方式为起始时，所产生的结果不同，应分类研究。
实验四集成触发器和用SSI的设计同步时序电路-PPT文档资料
74LS74
2片
74LS00
1片
微动开关 4只
1台
74LS112 2片 74LS04 1片
器件引脚图
74LS112 双下降沿JK 触发器
1CP 1 1K 2 1J 3 1SD 4 1Q 5 1Q 6 2Q 7 GND 8
16 VCC 15 1RD 14 2RD
74LS112 13 2CP
12 2K 11 2J 10 2SD 9 2Q
实验四 集成触发器和用SSI设计同步时序电路
一、实验目的
1.掌握触发器的原理、作用及调试方法； 2.学习简单时序逻辑电路的设计和调试方法。
二、预习要求
根据实验内容，设计出电路，并画出逻辑图，标出管脚。
三、实验原理
1.触发器
SD
S
J
1J
Q
CP
C1
K
1K
Q
RD
R
边沿JK触发器
Qn1JQnKQn
CP下降沿时刻有效
74LS74 双上升沿D 触发器
1RD 1 1D 2 1CP 3 1SD 4 1Q 5 1Q 6 GND 7
74LS74
14 VCC 13 2RD 12 2D 11 2CP 10 2SD 9 2Q 8 2Q
74LS04 六反相器
1A 1 1Y 2 2A 3 2Y 4 3A 5 3Y能测试。
按下表要求观察和记录Q与Q 的状态
表1
SD RD J K CP
Qn+1
Qn=0
Qn=1
1
1
1100 1101 21 1 1 0
31 1 1 1
2. 3人智力抢答电路
QA Q A
QB QB
实验四 实验4 VHDL语言进行简单时序电路——一 JK触发器的设计
实验4 VHDL语言进行简单时序电路——一JK触发器的设计一、实验目的学习在QuartusⅡ下用VHDL语言设计简单时序电路与功能仿真的方法。
二、验仪器设备1、PC机一台2、QuartusⅡ。
三、实验要求1、预习教材中的相关内容，编写出JK触发器的VHDL源程序。
2、用VHDL语言输入方式完成电路设计，编译、仿真。
四、实验内容及参考实验步骤一、设计输入1、开机，进入QuartusⅡ。
2、为本工程设计建立一个文件夹。
3、建立设计文件。
选择File菜单之New项，选择文件类型，本设计选择VHDLFile。
建立一个文本编辑文件4、输入源程序, 保存文件。
注意，必须保存为vhd类型，且文件名与源程序的实体名相同。
二、创建工程并编译1、创建一个新的工程，将多路选择器文件加入工程。
2、编译。
点击Start Compilation按钮进行编译。
如果发现错误，改正后再次编译。
三、仿真1、建立波形文件。
选择File菜单之New项，选择Other Fles中的Vector WaveformFile文件类型，建立一个波形文件2、设定仿真时间。
选择菜单Edit的End Time ….项设定仿真时间域。
例如1us.3、输入端口信号。
选择菜单View的Utility Windows项的Node Finder选项，在弹出得出的对话框中单击List按钮，将需要的端口信号拖倒波形编辑器中。
4、编辑输入波形。
在输入端口加上适当的信号，以便在输出端进行观察。
5、保存文件。
6、进行仿真。
点击Start Simulation按钮进行仿真。
7、观察分析波形。
观察仿真结果，并进行波形分析，看是否与设计相符。
五、实验报告1、根据实验过程写出试验报告2、总结用VHDL语言的设计流程3、总结时序电路的设计方法。
附录JK触发器VHDL源程序library ieee;use ieee.std_logic_1164.all;entity jkff1 isport(j,k:in std_logic;clk:in std_logic;q,qn:out std_logic);end entity jkff1;architecture bhv of jkff1 issignal q1:std_logic;beginprocess(clk)beginif clk'event and clk='1' thenif j='1'and k='0' then q1<='0';elsif j='0'and k='1' then q1<='1';elsif j='1'and k='1' then q1<=not q1;else q1<=q1;end if;end if;end process;q<=q1;qn<=not q1;end architecture bhv;。
实验四 触发器的建立与使用
实验四触发器的建立与使用、授权和权限回收1、针对student表写一个INSERT触发器，在插入记录时检查性别属性必须为“男”或“女”，否则报错。
执行INSERT操作，观察触发器的运行情况。
这道题的重点在于理解运用触发器的时候两个重要的表一个是inserted表，另一个就是Deleted表，本题中我们先从inserted表中提取出要插入的性别，然后判断如果是男或女就将本条记录插入到表中，否则阻止插入。
当用insert into student(sno,sname,ssex,sage,sdept) values('3837','阿加','d','19','计算机系')测试时出现2、针对student表写一个INSTEAD of类型的UPDATE触发器，在记录被修改时拒绝操作。
执行UPDATE操作，观察触发器的运行情况。
本题要求触发器类型为INSTEAD of，而INSTEAD of类型的触发器是在更新之前就被激发的所以直接当要在表student上执行更新时直接不能操作测试数据：update student set sage='2' where sno='0603001'结果：3、针对sc表写一个DELETE触发器，要求一次最多只能删除5条记录。
执行DELETE 操作，观察触发器的运行情况。
这里利用deleted表，因为删除的记录会暂时放到这里，统计这个表里的记录一共有多少条，如果大于5.就不允许删除。
测试语句：delete from sc where cno='2'结果：4、重命名第1题中的触发器。
本题比较简单，就是一个重命名的语句：exec sp_rename insert_g,insert_g15、禁用第2题中定义的触发器。
alter table student disable trigger insert_gw6、删除第3题中定义的触发器。
实验四 基本RS触发器和D触发器
实验四基本RS触发器和D触发器一、实验目的1.熟悉并验证触发器的逻辑功能；2.掌握RS和D触发器的使用方法和逻辑功能的测试方法。
二、实验预习要求1．预习触发器的相关内容；2．熟悉触发器功能测试表格。
三、实验原理触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。
触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
1．基本RS触发器图实验4.1为由两个与非门交叉耦合构成的基本RS触发器。
基本RS触发器具有置“0”、置“1”和“保持”三种功能。
通常称S为置“1”端，因为S=0时触发器被置“1”；R端为置“0”端，因为R=0时触发器被置“0”；当S =R =1时，触发器状态保持。
基本RS触发器也可图实验4.1 基本RS触发器以用两个“或非门”组成，此时为高电平有效置位触发器。
2. D触发器D触发器的状态方程为：Q n+1=D。
其状态的更新发生在CP脉冲的边沿，74LS74（CC4013）、74LS175（CC4042）等均为上升沿触发，故又称之为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态。
D触发器应用很广，可用做数字信号的寄存、移位寄存、分频和波形发生器等。
四、实验仪器设备1、TPE-AD数字实验箱1台2、双D触发器74LS74 2片3、四两输入集成与非门74LS00 1片4、双通道示波器 1台五、实验内容及方法1．测试基本RS 触发器的逻辑功能按图实验4.1连接电路，用两个与非门组成基本RS 触发器，输入端S 、R 接逻辑开关的输出口，输出端Q 、Q 接逻辑电平显示灯输入接口，按表实验4.1的要求测试并记录。
表实验4.1 RS 触发器的逻辑功能2．测试D（1）测试D R 、D S 的复位、置位功能。
在D R =0，D S =1作用期间，改变D 与CP 的状态，观察 Q 、Q 状态。
在D R =1，D S =0作用期间，改变D 与CP 的状态，观察Q 、Q 状态。
实验4触发器及其应用
实验四 触发器及其应用一、实验目的1、 掌握基本RS 、JK 、D 、T 触发器的逻辑功能；2、 熟悉集成触发器的逻辑功能及使用方法；3、 学会不同逻辑功能触发器之间的转换方法。
二、实验仪器及设备1、 EEL-II 型电工电子实验台2、 数字电路实验箱3、 万用表4、 直流稳压电源5、 参考元件 三、实验内容1、 基本RS 触发器逻辑功能测试，元件用74LS00QDDQQ(a)(b)图5.1基本RS 触发器结构图2、 D 触发器逻辑功能测试，元件用74LS74（双上升沿触发D 触发器） （1） 直接复位端R D 和直接置位端S D 的功能测试 （2） D 触发器的逻辑功能测试直接复位、置位端R D 、S D 接模拟电位开关，CP 接单脉冲发生器，并改变D 的状态，将测试结果填入表5.2中。
3、 JK 触发器功能测试，选用74LS112直接复位、置位端R D 、S D 接模拟电位开关，CP 接单脉冲发生器，并改变J 、K 的状态，将测试结果填入表5.3中。
4、用D触发器构成T’触发器Q 将D触发器的D端与Q端相连，构成T’触发器。
其逻辑功能为：Q n+1=n表示每来一个CP脉冲翻转一次。
有计数功能。
（1）在CP加入单脉冲观察翻转次数和CP输入正脉冲个数间的关系。
（2）CP端加连续脉冲，用示波器观察Q与Q波形，记录填表5.4，并画出波形图。
如图5.4所示。
CPQQ图5.3波形图5、用JK触发器接T和T’触发器（1）设计电路（2）测试功能并观察CP和Q的同步波形，体会触发器的分频作用。
四、实验报告1、整理实验数据，结果填入各表格，画出要求的有关电路图；2、依实验结果总结触发器的逻辑功能。
五、思考题1、何谓基本RS触发器的记忆功能？2、D触发器翻转条件及特点是什么？3、*D触发器实现可靠计数的基本思想是什么？六、器件介绍1、D触发器74LS74图5.2上升沿触发D 触发器74LS74符号2、 JK 触发器74LS11274LS112是双主从下降沿触发JK 触发器，其逻辑符号和管脚引线排列如图5.5所示。
实验四触发器及其应用
实验四触发器及其应用实验四实验四实验目的1.掌握基本RS触发器、JK触发器、D触发器和T触发器的逻辑功能。
2.熟悉各类触发器之间逻辑功能的相互转换方法。
3.了解触发器的应用。
实验四实验内容1.测试基本RS触发器的逻辑功能★选做2.测试双JK触发器74LS73逻辑功能3.测试双D触器74LS74的逻辑功能★选做4.触发器的转换①②将JK触发器加上门电路转化成D触发器。
将D触发器加上连接，构成T’触发器。
5.触发器的应用，利用74175的D触发器构成下面电路。
①竞赛抢答电路①移位寄存器实验四实验原理触发器是组成时序逻辑电路的基本单元之一，具有记忆功能的二进制信息存贮器件。
在外加信号的作用下，触发器可以从一个稳定状态转变为另一个稳定状态。
RS触发器：图6—1所示电路为由两个“与非”门交叉耦合而成的基本RS触发器，它是无触发器：触发器时钟控制低电平低电平直接触发的触发器，有直接置位、复位的功能，是组成各种功能触发器低电平的最基本单元。
基本RS触发器也可以用两个“或非”门组成，它是高电平高电平直接触发的触高电平发器。
011100011置1保持置零保持实验四实验原理JK触发器：JK触发器：本实验采用74LS73型双JK触发器，其引脚排列如图6-3所示。
它是下降边沿触发器触发的边沿触发器，即在CP脉冲下降沿(“1→0”)触发翻转，有强迫置“0”功能R(RD),没有强迫置“1”的功能，在置D=1时，根据下表可以测试出其逻辑功能。
保持置1置0翻转翻转异步清零实验四实验原理D触发器：是另一种使用广泛的触发器，它的基本结构多为维持阻塞型。
D触发器触发器：触发器是在CP脉冲上升沿触发翻转，触发器的状态取决于CP脉冲到来之前D端的状态，状态方程为Qn+1=D本实验采用74LS74型双D触发器,是上升边沿触发的边沿触发器。
它采用维持阻塞结构，在CP脉冲上升沿(“0→1”)触发翻转。
触发器的次态Qn+1取决于CP脉冲的上升来到之前D的状态，但是S=0,R=1时强行置1,S=1,R=0时强行置0。
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0
&
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清零
被封
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CP
74LS112（JK触发器） 74LS74（D触发器）
J
CP K Q CP Q Q D Q
JK触发器的逻辑符号
D触发器的逻辑符号
1.在应用触发器时，要特别注意触发形式，否则很容易 造成整个数字系统工作不正常。 2. 边沿触发抗干扰能力强，且不存在空翻，应用较广泛。
触发器的逻辑功能分类及相互间的转换 1.RS触发器：在CP脉冲操作下，根据R、S情况的不 同，凡是具有置0、置1和保持功能的电路，都叫RS 触发器。 2.D触发器：在CP操作下，根据D的不同，凡是具有 置1、 置0功能的电路，都称为D触发器。 3.T触发器：在CP操作下，根据T的不同，凡是具有保 持和翻转功能的电路，都称为T触发器。 4.T′触发器：在CP操作下，只具有翻转功能的电路 称为T ′触发器。 5.JK触发器：在CP操作下，根据J、K的不同，凡是 具有置1、置0、翻转、保持功能的电路，都称为JK 触发器。
Q
Q
CLR Q
1
2
3
4
5
6
7
8
公用清零 清零 1Q
1Q
1D
2D
2Q 2Q GND
+5V
4
74LS175
接 逻 辑 电 平
5 12 13
Q1 Q2 D2 Q2 D3 Q3 Q3 D4 Q4 CLR CP Q 4
1 9 3
D1
Q1
2 3 7 6 10 11 15 14
0
1.2.4.5
主持人控明
在数字电路中，各种信息都是用二进制 这一基本工作信号来表示的，而触发器是存 放这种信号的基本单元。由于触发器结构简 单，工作可靠，在基本触发器的基础上能演 变出许许多多的其他应用电路，因此被广泛 运用。特别是时钟控制的触发器为同时控制 多个触发器的工作状态提供了条件，它是时 序电路的基础单元电路，常被用来构造信息 的传输、缓冲、锁存电路及其他常用电路。
实验四
触发器功能测试及应用
74LS00, 74LS21,74LS74, 74LS112 ,74LS175.
一:实验目的
1. 熟悉JK触发器、D触发器的 逻辑功能测试。
２. 熟悉触发器的实际应用。
二、实验仪器设备和器件
1.实验仪器;数字实验箱、数字 示波器、台式数字万用表。 2.集成电路：74LS00、 74LS21、 74LS74、 74LS112、 74LS175。
74LS112管脚排列图及功能测试接线图
注：×— 任意态 ↓— 高到低电平跳变 ↑— 低到高电平跳变
J
K 0 1 0 1
Q n 1 Qn
功能 保持 置0 置1 翻转
功 能 表
0 0 1 1
0
Qn
1
CP
波 形 图
J K Q
当J=K=1时，在CP下降沿翻转
CP Q Q
0
1
74LS74管脚排列图及功能测试接线图
四、实验内容
1.触发器功能转换及测试。 2.触发器的实际应用。
三、实验原理
触发器是基本的逻辑单元，它具有 两个稳态状态，在一定的外加信号作 用下可以由一种稳定状态变为另一稳 定态；无外加信号作用时，将维持原 状态不变。因为触发器是一种具有记 忆功能的二进制存贮单元，所以是构 成各种时序电路的基本逻辑单元。
电路的核心是74LS175四D触发器。它的内部包含 了四个D触发器，各输入、输出以字头相区别， 管脚图见下页。
集成4D触发器74LS175（四D触发器）
USC
16
4Q 4Q
15 14
Q
CP D
4D
13
3D 3Q
12 11
Q
D
3Q 时钟 公用时钟
10 9
Q CLR
Q CLR
CP
CLR Q
CP
D
D
CP
触发器的功能转换
将JK触发器转换成 器，并测试其功能。 触发
D型触发器转换成JK触发器
D→JK
Q n 1 JQ n K Q n JQ n K Q n D
CP K J
1
Q
&
&
D
&
Q
应用之一：四人抢答电路
工作原理：抢答开始时，由主持人清除信号，按下复 位开关，74LS175的输出Q1～Q4全为0，所有发光二极管 LED均熄灭，当主持人宣布“抢答开始”后，首先作出 判断的参赛者立即按下开关，例如：K1按下，此时Q1 为高电平，对应的发光二极管亮，同时Q1为“0”，通 过与非门送出信号锁住其余三个选手的电路，不再接 受其它信号，直到主持人再次清除信号为止。
1 2
74LS00
&
6
74LS21
赛前先清零
CP
输出为零 发光管不亮
+5V
Q1 Q2 D2 Q2 D3 Q3 Q3 D4 Q4 CLR CP Q 4
& 清零
点亮
D1
Q1
1
&
反相端都为1
开启
CP
1
+5V D1 =0 Q1 Q2 D2
Q2 D3 Q3 Q3 D4 Q4 CLR CP Q 4
&
Q1
=1
触发器的使用规则
• 1.通常根据数字系统的时序配合关系正确选用触发器，除特 殊功能外，一般在同一系统中选择相同触发方式的同类型触 发器较好。 • 2.工作速度要求较高的情况下采用边沿触发方式的触发器较 好。但速度越高，越易受外界干扰。上升沿触发还是下降沿 触发，原则上没有优劣之分。如果是TTL电路的触发器，因为 输出为“0”时的驱动能力远强于输出为“1”时的驱动能力， 尤其是当集电极开路输出时上升边沿更差，为此选用下降沿 触发更好些。 • 3.触发器在使用前必须经过全面测试才能保证可靠性。使用 时必须注意置“1”和复“0”脉冲的最小宽度及恢复时间。 • 4.触发器翻转时的动态功耗远大于静态功耗，为此系统设计 者应尽可能避免同一封装内的触发器同时翻转（尤其是甚高 速电路）。 • 5.CMOS集成触发器与TTL集成触发器在逻辑功能、触发方式上 基本相同。使用时不宜将这两种器件同时使用。因CMOS内部 电路结构及对触发时钟脉冲的要求与TTL存在较大的差别。
触发器说明
触发器是计数器、分频器、移位寄存器 等电路的基本单元电路之一，是这些电路的 重要逻辑单元电路。此外，在信号产生、波 形变换和控制电路中也常常使用触发器。其 中应用最广泛的是D触发器，它是构成其他 触发器的基本单元电路之一。J-K触发器实 际上是在D触发器的基础上增加门控制电路， 而成为功能比较齐全的触发器。 J-K触发器 具有计数功能，广泛应用于时序逻辑电路中。