杭电计组实验4-寄存器堆设计实验

杭州电子科技大学计算机学院
实验报告
实验项目：
课程名称：计算机组成原理与系统结构设计 姓名： 学号： 同组姓名： 学号
: 实
验
位
置
（
机
号
）
： 实验日期：
指
导
教
师：
实验 内容
（算
法、
程
序、
步骤 和
方 法）
一、 实验目的
（1 ）学会使用Verilog HDL 进行时序电路的设计方法。

（2）掌握灵活应用Verilog HDL 进行各种描述与建模的技巧和方法。

（3 ）学习寄存器堆的数据传送与读 /写工作原理，掌握寄存器堆得设计方法。

二、 实验仪器
ISE 工具软件 三、 步骤、方法 （1） 启动Xilinx ISE 软件，选择File->New Project,输入工程名shiyan2,默认选择后，点
击Next 按钮，确认工程信息后点击 Finish 按钮，创建一个完整的工程。

（2） 在工程管理区的任意位置右击，选择 New Source 命令。

弹出 New Source Wizard 对 话框，
选择Verilog Module,并输入Verilog 文件名，点击Next 按钮进入下一步， 点击Finish 完成创建。

（3） 编辑程序源代码，然后编译，综合；选择 Synthesize--XST 项中的Check Syntax 右击 选择
Run 命令，并查看RTL 视图；如果编译出错，则需要修改程序代码，直至正确。

（4） 在工程管理区将 View 类型设置成 Simulation ，在任意位置右击，选择 New Source 命 令，选择Verilog Test Fixture 选项。

点击Next ，点击Finish ，完成。

编写激励代码，观察仿 真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。

（5） 由于实验四并未链接实验板，所以后面的链接实验板的步骤此处没有。

begin
if(Reset)
begin
for(i=0;i<=31;i=i+1) REG_Files[i]<=32'bO;
end
else
begin if(Write_reg) REG_Files[W_Addr]<=W_Data;
end
end
assig n R_Data_A=REG_Files[R_Addr_A]; assig n R_Data_B=REG_Files[R_Addr_B]; en dmodule
仿真代码
module shiya n4_test;
//In puts
reg [4:0] R_Addr_A;
reg [4:0] R_Addr_B;
reg Clk;
reg [4:0] W_Addr;
reg [32:0] W_Data;
reg Reset;
reg Write_reg;
// Outputs
wire [0:31] R_Data_A;
wire [0:31] R_Data_B;
//In sta ntiate the Unit Un der Test (UUT)
shiya n4 uut (
•R_Addr_A(R_Addr_A),
•R_Addr_B(R_Addr_B),
.Clk(Clk),
.W_Addr(W_Addr),
.W_Data(W_Data),
.R_Data_A(R_Data_A),
.R_Data_B(R_Data_B),
.Reset(Reset),
.Write_reg(Write_reg)
);
in itial beg in
//I nitialize In puts
R_Addr_A = 0;
R_Addr_B = 0;
Clk = 0;
W_Addr = 0;
W_Data = 0;
Reset = 0;
Write_reg = 0;
// Wait 100 ns for global reset to finish #100;
// Add stimulus here
#100;
Clk = 1;
Reset = 0;
R_Addr_A = 0;
R_Addr_B = 0;
W_Addr = 5'b00001;
Write_reg = 1;
W_Data = 32'h1111_1111;
#100;
Clk = 0;
Reset = 0;
R_Addr_A = 0;
R_Addr_B = 0;
W_Addr = 5'b00001;
Write_reg = 1;
W_Data = 32'h1111_1111;
#100;
Clk = 1;
Reset = 0;
R_Addr_A = 0;
R_Addr_B = 0;
W_Addr = 5'b00010;
Write_reg = 1;
W_Data = 32'h2222_2222;
#100;
Clk = 0; Reset = 0;
R_Addr_A = 5'b00001;
R_Addr_B = 5'b00010;
W_Addr = 0;
Write_reg = 0;
W_Data = 0;
Clk = 0;
Reset = 1;
R_Addr_A = 5'b00001;
R_Addr_B = 5'b00010;
W_Addr = 0;
Write_reg = 0;
W_Data = 0;
end en dmodule
RTL图
思考题：(1)根据8个寄存器执行读、写操作，实验结果符合预期 (2) always@(posedge Clk or posedge Reset) begin
if(Reset) begin
for(i=0;i<=31;i=i+1) REG_Files[i]<=32'bO; end
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