芯片制造技术课件17

适用于小批量制备/制造的纳米级“光刻” 电子束曝光，EBL：Electron-Beam Litho 纳米压印， NIL：Nano-Imprint Litho “侧墙转移”，STL：Sidewall-Transfer Litho
高分辨率并能实现大批量生产！ ~100 wafers/hour
价格方面：
193 nm 光刻设备 ~ 20 M$ 一套光刻版 ~ 1 M$
第十二章 未来趋势与挑战
第一章 第二章 第三章 第四章 第五章 第六章 第七章 第八章 第九章 第十章 第十一章 第十二章 前言 晶体生长 实验室净化及硅片清洗 光刻 热氧化 热扩散 离子注入 薄膜淀积 刻蚀 接触与互连 工艺集成 未来趋势与挑战
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第十二章 未来趋势与挑战
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第十二章 未来趋势与挑战
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Low S/D resistance
前端工艺中的一些关键技术
原子层级淀积 Atomic layer deposition (ALD) 实现栅氧层淀积的原子层级控制 脉冲激光退火 Pulsed laser annealing 实现超快、低“热预算”（即小Dt）高温退火 等离子浸没式注入 Plasma immersion implantation 实现超浅离子注入 高电导沟导工程 High mobility channel 实现局域压缩或拉伸应力 等等
Wakabayashi NEC
YEAR: 2004 2007 2010 2012 2014 HALFPITCH 65 45 32 22 15
Prof. Iwai, Tokyo Inst Tech.
第十二章 未来趋势与挑战
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第十二章 未来趋势与挑战
Gate oxide n+ poly gate Gate spacer
Prof. Iwai, Tokyo Inst Tech.
Courtesy Prof. Saraswat (Stanford University)
第十二章 未来趋势与挑战 Graphene sheet Single-walled carbon nanotube (SWNT)
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15 nm Lg FinFET:
10 nm
Y.-K. Choi et al., IEEE Int’l Electron Devices Meeting 2001
B LG<10 nm
SOURCE
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目前研发焦点: 如何增大驱动电流？
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为什么“光刻”技术如此成功?
光刻基本要求
分辨率Resolution 图形Pattern shape 大、小图形混合 Large & small patterns 对准精度Alignment 产量Throughput 初始价位Initial cost 运行费Running cost 理想的光刻 Good Any Yes Good High Low Low
一百年中，电子开关器件的关键（最小）尺寸缩小106倍!
器件几何尺寸的持续减小成就了微电子技术的无 处不在，产生了无数的应用，造就了信息社会。
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为什么要减小器件的几何尺寸?
器件几何尺寸的减小直接导致：
1、减小寄生电容，由此减小MOSFET的开关时间
P
N+ N+ Drain
Let’s get rid of it!
Lg
Log(ID) Ion Ioff Vt VG
BC
W WS/C S/C
Current flowing between the Source and Drain is controlled by the voltage on the Gate electrode
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体硅MOSFET技术
Metal-Oxide-Semiconductor Field-Effect Transistor: 期望得到的MOSFET特性: 开启时驱动电流要大 （High ON current） 关闭时漏电流要小 （Low OFF current）
栅长, Lg Gate Source Substrate 结深, Xj
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“无光源”纳米结构制备技术
Novel Processing（工艺革新）：Enabler
Sub-wavelength Litho
365 nm 248 nm 350 nm 180 nm 130 nm
Deep Sub-wavelength L Wave length (I) Line width Immersion Lithography
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EBL的特征和优点
EBL的分辨率
• 高能：100 keV • 高对比度的光刻胶 • 薄光刻胶 – 用叠层光刻胶 – 用“硬胶”Hard mask
Thin resist
Hard Mask
Thick resist
EBL分辨率的提高
Gate Gate
VT
Ioff
---- - - - - - ---- d-
- -- -- -- VD
Thin-Body Source Source MOSFET
Drain Drain
Buried Oxide Substrate
|GATE VOLTAGE|
After F. BOEUF, MIGAS 2006
A
B
Metallic Source
Nanowire Channel
Φ <14 nm Φ <10 nm d <14 nm d <10 nm
Gate Source Drain
Fin Width = TSi
20 nm
Source
Drain Gate
TSi
TSi
GATE
DRAIN
Buried Oxide Substrate
使用不同光刻胶的对比 相等亮/暗线宽的分辨率
+直写、灵活 +任意形状 + < 0.1 nm +束斑直径/宽 ~5 nm
Wafer
Wafer
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NIL工艺流程和特征
• • • • • 压印及UV光辐照 Step and flash 分辨率 ~10 nm 任意图形 石英母版复制实用版方法 套刻精度 ~1 µm，有声称到 100 nm的
Top view
Top view
目标：制备纳米级多晶硅栅（红色条块）
Nitride Poly SiGe Oxide hard mask
100 nm
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STL的工艺流程，3
Cross section
SiN Si0.2Ge0.8 poly-Si SiO2 Wafer
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“侧墙转移” STL的工艺流程，1
Cross section
Resist Si0.2Ge0.8 poly-Si SiO2 Wafer
STL的工艺流程，2
Cross section
SiN Si0.2Ge0.8 poly-Si SiO2 Wafer
CURRENT
MOSFET：一个低功耗、 效率高的逻辑开关
L
V =0D N+ V =V G G
++ N N Source Source
为什么需要新的晶体管结构?
当沟道长度Lg 减小时，漏电流必须得到有效的控制 漏电流同时也发生在远离沟道的表面区
绝缘氧栅厚度, Tox
n+ source P well
STL的工艺流程，4
Resist
ive OPC at < 130 nm
Process window shrinking on average >30% for each node Tencor
Courtesy Per-Erik Hellström（Hellberg）
PROCESS CONTROL: THE INVESTMENT THAT YIELDS Ref：KLA
Prof. Iwai, Tokyo Inst Tech.
后端工艺中的一些关键技术
原子层级淀积 Atomic layer deposition (ALD) 实现铜籽晶层和扩散阻挡层淀积的原子层级控制 多孔金属间介质薄膜的材料和工艺 有效地减小互连体系中的寄生电容 大马士革工艺 Damascene processing 实现取代传统铝布线的先进铜互连技术 三维多层金属布线 Multilevel-multilayer metallization，3D 有效使用珍贵的硅表面，实现超大规模集成技术 等等
集成电路工艺的发展和进步
集成电路特性的改善和成本的降低主要是通过晶体管 几何尺寸持续不断地减小得以实现的。
Transistor Scaling ITRS，International Technology Roadmap for Semiconductors