高速串行RapidIO下3.125Gbps CDR中相位插值器的设计

国防科学技术大学 硕士学位论文
高速串行RapidIO 下3.125Gbps CDR 中相位插值器的设计 姓名：邹黎
申请学位级别：硕士 专业：软件工程 指导教师：彭元喜 2011-04
国防科学技术大学研究生院工程硕士学位论文
摘要
在目前广泛应用的串行数据通信中，数据从发送端传输到接收端通常没有同 步时钟的伴随。接收端接收到的数据极易受到偏斜和噪声的影响。为了恢复数据， 需要一种电路能够提取时钟并且用它来同步和“清理”数据。这种电路即称为时 钟数据恢复电路（CDR）。但是，接收端的数据往往在传输过程中积聚了抖动和 噪声。为了准确地恢复数据并降低误码率，提取出来的时钟需要及时并精确地处 理所接收到数据信号的相位。调整并恢复接收端数据的时钟相位是一个 CDR 电路 的首要功能。
1. 研究和比较了 CDR 的几种常见实现结构，全面分析了电路的速度、抖动性 和稳定性等设计要求，引入了基于锁相环结构的 CDR。
2. 设计了一款高精度的相位插值器，该相位插值器的输出相位具有良好的单 调性和线性，当 CDR 工作频率为 3.125GHz/s 时，该相位插值器的功耗小于 9mw。
3. 由于相位插值器输出相位的幅度和线性度主要依赖于与两个输入相位之间 的差距，这将导致输出相位的线性和单调性不够理想，本文引入了一种新的线性 编码方式解决这个问题。
相位插值器是时钟数据恢复电路中最关键的模块。相位插值器的非线性会直 接影响时钟数据恢复电路的动态特性，当输入数据与本地时钟存在频率差时，还 会影响它的抖动容限。许多与高速信号传输有关的时序问题都是通过能够产生精 确时钟相位的相位插值电路来解决的。
本文在对 RapidIO 互联规范理解的基础上，根据 CDR 对相位插值器的性能要 求，设计了一款应用于高速 RapidIO 下 3.125Gbps CDR 中的相位插值器，并使用 0.13μm CMOS 工艺实现。本文的主要工作以及创新之处包括以下几方面：
Key Words： CDR，phase interpolator，phase selection，RapidIO
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表目录
表 2.1 表 2.2 表 2.3 表 2.4 表 2.5 表 4.1 表 4.2 表 4.3 表 4.4 表 4.5 表 4.6 表 4.7 表 4.8 表 4.9 表 5.1
(2) Explore a high precision phase interpolator. Testing results show that the phase interpolator has a monotone output phase and good linearity. The power dissipation of the phase interpolator is less than 9mW with a 3.125GHz/s work frequency.
The phase interpolator is the most critical module in CDR. The nonlinearity of phase interpolator will directly affects the dynamic characteristic of CDR, even leads to error. While a frequency difference exists between the input data and the local clock, it also affects the jitter tolerance of CDR. Many of the timing problems related to high-speed signalling are mitigated through the use of phase-interpolating circuits to generate precise clock phases.
The paper based on the interpretation of RapidId to the performance requirements of CDR, successfully explored a circuit of PI with the 0.13um CMOS technology, which is mainly applied to the 3.125Gbps CDR under high-speed serial RapidIO. The major contents and highlights of the research are as follows:
4. 遵循高速模拟电路版图设计规则，使用 0.13μm CMOS 工艺完成了相位插值 器的版图设计，Hspice 模拟结果显示该相位插值器达到工程设计要求。
关键词：时钟数据恢复电路; 相位插值器; 相位选择; RapidIO
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ABSTRACT
In the widely used serial communication, the data will be transmitted from transmitter to the receiver without a synchronous clock. The received data suffer from asynchronous and noise effects . To recover the data, the system needs to extract a clock and use it to synchronize and “clear” the data. This system is called clock and data recovery (CDR). However, the received data accumulates jitter and noise during transmission. To recover the data correctly and decrease the bit error rate (BER), the extracted clock needs to track the phase of received data timely and accurately. Thus, adjusting the phase of the recovery clock based on the received data is a chief function in a CDR system.
互连技术比较 .................................................................................................... 6 物理层比较. ....................................................................................................... 8 各种 CDR 结构优缺点比较 ............................................................................ 15 RapidIO 规范中的 AC 时钟规范 – 3.125 GBaud ......................................... 20 RapidIO 规范中的眼图常量 ........................................................................... 20 3-8 译码逻辑.................................................................................................... 51 4-16 译码逻辑.................................................................................................. 51 3-8 译码逻辑验证结果.................................................................................... 56 4-16 译码逻辑验证结果.................................................................................. 56 3-8 译码逻辑二次验证结果............................................................................ 57 相位选择表 ...................................................................................................... 59 电路模拟三种条件 .......................................................................................... 60 相位插值表一 .................................................................................................. 61 相位插值表二 .................................................................................................. 62 相位插值器实现的特征参数 .......................................................................... 74