DDR的基本原理与工作过程
ddr工作原理
ddr工作原理DDR工作原理。
DDR是双数据速率（Double Data Rate）的缩写，是一种内存芯片的工作方式。
它可以在一个时钟周期内进行两次数据传输，相比于传统的SDR（Single Data Rate）内存，DDR内存的传输速度更快，能够提高计算机的运行效率。
那么，DDR是如何实现双数据速率的呢？接下来，我们将深入探讨DDR的工作原理。
首先，DDR内存的工作原理基于信号的上升沿和下降沿。
在一个时钟周期内，DDR内存可以在上升沿和下降沿各传输一次数据，这样就实现了双数据速率。
这种工作方式需要内存控制器和内存芯片之间的精确协调，以确保数据能够在正确的时钟周期内传输。
其次，DDR内存的工作原理还涉及到预取和排队机制。
预取机制可以提前将可能会用到的数据加载到内存中，以减少读取数据的等待时间；排队机制则可以对数据进行排队，确保数据按照正确的顺序传输。
这两种机制的配合可以进一步提高DDR内存的工作效率。
此外，DDR内存的工作原理还与内存通道和传输总线的设计有关。
内存通道的数量和传输总线的宽度都会影响DDR内存的传输速度，因此在设计DDR内存时需要充分考虑这些因素，以实现更高的数据传输速率。
最后，DDR内存的工作原理还涉及到时序控制和数据校验。
时序控制可以确保数据在正确的时钟周期内传输，避免数据传输时的混乱；数据校验则可以检测和纠正数据传输过程中的错误，确保数据的准确性和完整性。
总的来说，DDR内存能够实现双数据速率，是基于其特殊的工作原理。
通过信号的上升沿和下降沿、预取和排队机制、内存通道和传输总线的设计、时序控制和数据校验等多种因素的协调配合，DDR内存能够实现更快的数据传输速度，提高计算机的运行效率。
这些工作原理的深入理解，对于优化内存设计和提高计算机性能具有重要意义。
DDR的原理和时序
DDR的原理和时序DDR（Double Data Rate Synchronous Dynamic Random Access Memory）是一种现代计算机内存技术，广泛应用于各类数码设备和计算机系统中。
DDR内存具有高速度、高数据吞吐量和低功耗等优点，是一种非常重要的内存技术。
首先是内存芯片，DDR内存使用DRAM（Dynamic Random Access Memory）作为存储单元。
DRAM是一种具有高集成度和低功耗的存储技术。
内存芯片上由一系列DRM单元阵列组成，每个单元包含一个存储电容和一个访问电路。
其次是集成电路。
集成电路是连接主板和内存芯片的桥梁。
它包括DDR内存控制器和电源电路，用于控制内存芯片的读写操作和提供电源供电。
第三是总线。
DDR内存通过总线与主板连接，实现与中央处理器（CPU）的数据交换。
总线上有多条信号线，用于传输地址、数据和控制信号。
这些信号线采用差分信号传输方式，以提高抗干扰能力和传输速度。
最后是控制器。
DDR内存控制器位于集成电路内部，负责控制内存读写操作、地址和数据传输等。
控制器根据CPU的指令和数据请求，对内存芯片进行控制和管理，确保数据的准确传输和存储。
DDR的时序是指在读写操作中各个信号的时间顺序和延迟要求。
首先是写时序。
写时序包括命令在写操作中经过的各个阶段的时序和延迟要求。
主要包括：地址输入时间（tAW），即写命令之前地址信号的稳定时间；写命令输入时间（tCW），即写命令发出后，数据输入稳定所需时间；写命令保持时间（tCWH），即写命令的有效保持时间。
其次是读时序。
读时序包括读操作中各个阶段的时序和延迟要求。
主要包括：地址输入时间（tAR），即读命令之前地址信号的稳定时间；读命令输入时间（tCR），即读命令发出后，数据输出稳定所需时间；读命令保持时间（tRDH），即读命令的有效保持时间。
此外，DDR还有一些其他时序参数，如预充电时间（tRP）和对内存控制器和内存芯片之间的信号延迟时间（tDQSS和tDQSQ）。
ddr 工作原理
ddr 工作原理
DDR（Double Data Rate）是一种高速动态随机存储器（SDRAM）技术，采用了并行输入/输出方式，大幅提高了数据传输速率。
那么DDR工作原理是如何实现高速数据传输的呢？
第一个阶段：预充电
DDR内部包含了一个预充电电路，它是在上电或者RAS发送信号后自动被激活的。
预充电电路的主要作用是为了让各个存储单元都处于同样的状态，然后等待外部信号的到来。
第二个阶段：读取数据
在读取数据的过程中，DDR内部的控制电路会选择存储单元，把数据从存储单元中读取出来，然后把它传到I/O接口。
第三个阶段：写入数据
在写入数据的过程中，DDR内部的控制电路会选择空闲的存储单元，然后把数据写入到这些存储单元中。
第四个阶段：复位
复位是DDR在读取或者写入数据的最后一个阶段。
在复位之前，DDR内部的控制电路会先给内部的各个存储单元发送信号，告诉它们当前数据传输完成，然后再执行复位操作。
总结
DDR的工作原理涉及到内部电路的许多细节，但是整个过程可以简化为四个基本阶段：预充电、读取数据、写入数据和复位。
DDR内部的各个控制电路可以自动地管理内部电路的操作，使得高速数据传输变得更加可靠和快速。
当然，相比传统存储器技术，DDR也有其自身的缺点，比如对电源稳定性和抗干扰能力的要求更高等等。
不过总体来说，DDR技术在大数据传输和处理方面都有着不可替代的优势，成为了现代计算机体系结构中不可或缺的组成部分。
内存技术指南
内存技术指南DDR（双数据率）内存是一种广泛应用于计算机系统中的内存技术。
它相对于SDR（单数据率）内存而言，在单位时间内能够传输两倍的数据，从而提高了计算机系统的整体性能。
本文将详细介绍DDR内存的工作原理、类型和应用，并提供一些购买时的注意事项。
一、工作原理DDR内存使用了在上升沿和下降沿两个时钟周期进行数据传输的技术。
这意味着在一个时钟周期内，DDR内存能够处理两倍于SDR内存的数据量。
具体来说，DDR内存在上升沿时传输数据，下降沿时读取数据，在一个时钟周期内完成读写操作。
这种设计极大地提高了内存的数据传输速率。
二、类型1.DDR1：是最早的DDR内存类型，它使用184针的插槽，并在时钟速率为200-400MHz的工作范围内运行。
DDR1内存已经逐渐被更新的内存技术所替代，因此很少在现代计算机系统中使用。
2.DDR2：是DDR内存的第二代，使用240针的插槽，时钟速率为400-800MHz。
相对于DDR1内存，DDR2内存具有更高的带宽和更低的功耗。
在插槽上有一个小刻痕以区分DDR1和DDR2内存。
3.DDR3：是DDR内存的第三代，使用240针的插槽，时钟速率可达800-1866MHz。
DDR3内存相对于DDR2内存有更高的带宽和更低的功耗。
DDR3内存也可以在DDR2插槽上使用，但需要调整时钟速率。
4.DDR4：是DDR内存的第四代，使用288针的插槽，时钟速率可达2133-3200MHz。
DDR4内存相对于DDR3内存有更高的带宽和更低的功耗。
DDR4内存物理尺寸比DDR3内存小，但不兼容DDR3插槽。
5.DDR5：是DDR内存的最新一代，正在逐渐发布和使用。
它使用288针的插槽，时钟速率可以达到4800MHz以上。
DDR5内存相对于DDR4内存有更高的带宽和更低的功耗。
DDR5内存支持更高的密度和更大的容量，以满足现代计算机系统的需求。
三、应用DDR内存广泛应用于桌面计算机、笔记本电脑、服务器和游戏主机等计算机系统中。
ddr内存原理
ddr内存原理
DDR内存（双倍数据速率内存）是一种计算机内存技术，可
以在每个时钟周期中传输两次数据，有效提高了内存传输速度。
DDR内存的工作原理是基于前沿上升沿和下降沿来传输数据。
在DDR内存中，数据的传输主要依靠前沿上升沿和下降沿的
信号。
每个时钟周期内，内存控制器会在上升沿和下降沿时发送指令，以进行数据传输。
在上升沿时，内存控制器将数据写入内存；在下降沿时，内存控制器从内存中读取数据。
DDR内存的另一个重要特点是预取（prefetch）。
预取是指内
存控制器每次读取或写入数据时，会一次性读取或写入多个连续的数据。
这样做可以减少内存延迟，提高数据传输效率。
另外，DDR内存还采用了双通道和双面板的设计。
双通道指
的是内存控制器同时可以访问两个内存通道，从而提高数据传输带宽。
双面板则是指每个内存模块有两个面板，每个面板可以独立进行读写操作，提高内存的并行度。
总的来说，DDR内存通过提高每个时钟周期内的数据传输次数、使用预取技术、采用双通道和双面板设计等方式，实现了较高的数据传输速度。
这使得DDR内存成为了现代计算机中
广泛使用的内存技术。
DDR的基本原理与工作过程
DDR的基本原理与工作过程DDR，即双倍数据速率（Double Data Rate），是一种计算机内存技术，其基本原理与工作过程如下。
基本原理：DDR内存的基本原理是在时钟信号的上升沿和下降沿都进行数据传输，与传统的SDR（Single Data Rate）内存相比，DDR内存在相同的时钟频率下能够在单位时间内传输两倍的数据量。
DDR内存通过采用多种技术，如预取、排列、并行传输等，提高了数据传输速度和内存容量。
工作过程：1.激活行：内存控制器发送激活命令，使得对应的行被激活，并将该行的数据传输至内存芯片的输入/输出（I/O）线上。
2.读取数据：内存控制器发送读取命令并提供所需的列地址，内存芯片将对应列的数据传输至I/O线上，并返回给内存控制器。
3.写入数据：内存控制器发送写入命令和要写入的数据到内存芯片的I/O线上，内存芯片将数据写入对应列中。
4.预充电：读取和写入数据后，内存控制器发送预充电命令，内存芯片将数据位的电平拉回预设的电平。
5.刷新：DDR内存需要定期进行刷新操作，以保持数据的有效性。
内存控制器发送刷新命令，内存芯片将数据刷新，并拉回预设电平。
DDR的工作过程中还包括时钟信号的控制，数据的校验和调整等过程。
此外，为了提高数据传输速度，DDR内存还采用了“前瞻模式”来实现预取和排列，即在一次读取或写入操作中同时进行多组数据的传输，从而减少信号延迟，并提高数据吞吐量。
DDR内存的工作频率通常以MT/s（兆传输/秒）来表示，例如DDR3-1600表示内存的工作频率为1600MT/s。
随着技术的发展，DDR内存的版本逐渐升级，如DDR2、DDR3、DDR4等，每一代DDR内存都有不同的时序和传输速率。
总结：DDR内存通过在时钟信号的上升沿和下降沿进行数据传输，实现了在相同时钟频率下传输两倍数据量的效果。
其工作过程包括激活行、读取数据、写入数据、预充电和刷新等步骤，通过采用多种技术提高数据传输速度和内存容量。
ddr工作原理与时序
ddr工作原理与时序
DDR（Double Data Rate双倍数据速率）是一种现代的动态随
机存取存储器（DRAM）的接口标准，它具有高带宽、高存
储密度和低功耗等特点。
DDR内部工作原理和时序如下：
工作原理：
1. 内存芯片初始时处于“等待指令”的状态，等待控制器发送读写指令。
2. 控制器向内存芯片发送读或写指令，并同时传输地址信息。
3. 内存芯片接收到指令和地址后，开始进行操作（读取或写入数据），并将结果通过数据线传输给控制器。
时序：
1. 内存芯片上电复位后，需要一定的初始化时间来使其进入正常工作状态。
这个时间称为Power On Reset（POR）时间。
2. 初始化完成后，内存芯片开始从控制器接收和发送数据。
DDR在每个时钟周期内进行一次数据传输，一个时钟周期称
为一个Bus Clock周期。
3. 周期开始时，控制器向内存芯片发送指令，同时传输地址信息。
这个阶段称为命令和地址传输阶段（Command/Address Transfer Phase）。
4. 在下一个时钟周期，内存芯片进行操作（读取或写入数据），并将结果通过数据线传输给控制器。
这个阶段称为数据传输阶段（Data Transfer Phase）。
5. 所有数据传输完成后，内存芯片等待下一次指令。
DDR的主要特点是在一个Bus Clock周期内进行两次数据传输，
即上升沿和下降沿都传输一次数据，从而达到双倍数据速率的效果。
同时，DDR还采用了预取和乱序传输等技术来提高数据传输效率。
DDR的基本原理与工作过程
DDR的基本原理与工作过程DDR（Double Data Rate）是一种高速的随机存取存储器（RAM）技术，现在广泛应用于计算机系统中。
DDR的基本原理和工作过程如下：1.内存芯片的结构：DDR内存芯片由多个内存芯片组成，每个内存芯片由多个内存单元组成。
每个内存单元都是一个存储位，能够存储一个位（0或者1）的信息。
内存芯片还包含了控制线路、地址线路和数据线路等组成部分。
2.读操作：当计算机系统需要从DDR内存中读取数据时，首先需要提供读取的目标位置地址。
控制线路会将读取命令发给DDR内存芯片，并通过地址线路将目标位置地址传递给芯片。
接着，DDR内存芯片将目标位置地址和其它必要信息解码，找到正确的内存单元。
然后，芯片将需要读取的数据通过数据线路传递给计算机系统。
需要注意的是，DDR内存采用双倍数据率传输，即在每个时钟周期里可以传输两个数据。
3.写操作：当计算机系统需要向DDR内存中写入数据时，首先需要提供写入的目标位置地址和待写入的数据。
与读取操作类似，控制线路会将写入命令发给DDR内存芯片，并通过地址线路将目标位置地址传递给芯片。
接着，芯片将目标位置地址和其它必要信息解码，找到正确的内存单元。
然后，芯片将待写入的数据通过数据线路传递给内存单元，并进行存储。
4.刷新操作：由于DDR内存是一种动态存储器，内存单元中存储的数据会随时间流失。
为了防止数据丢失，DDR内存需要定期进行刷新。
刷新操作是指将内存单元中的数据读出，然后再重新写入同样的数据，以延长数据的存储时间。
内存控制器会周期性地发送刷新命令给DDR内存芯片，然后芯片会按照指令执行刷新操作。
5.数据预取和写反馈：为了提高内存访问效率，DDR内存还引入了数据预取和写反馈的技术。
数据预取是指内存芯片在读取数据时，会将相邻位置的数据也同时读取出来，并存储在内存缓冲区中。
当计算机系统需要读取下一个数据时，如果该数据刚好在内存缓冲区中，就可以直接从缓冲区读取，而无需再次访问内存。
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DDR的基本原理与工作过程一、DDR的基本原理与工作过程这种内部存储单元容量（也可以称为芯片内部总线位宽）=2×芯片位宽（也可称为芯片I/O总线位宽）的设计，就是所谓的两位预取（2-bit Prefetch），有的公司则贴切的称之为2-n Prefetch（n代表芯片位宽）。
在实际工作中，L-Bank地址与相应的行地址是同时发出的，此时这个命令称之为“行有效”或“行激活”（Row Active）。
在此之后，将发送列地址寻址命令与具体的操作命令（读或写），这两个命令也是同时发出的，所以一般都会以“读/写命令”来表示列寻址。
根据相关的标准，从行有效到读/写命令发出之间的间隔被定义为tRCD，即RAS to CAS Delay（RAS 至CAS延迟，RAS就是行地址选通脉冲，CAS就是列地址选通脉冲），大家也可以理解为行选通周期。
tRCD是SDRAM的一个重要时序参数，可以通过主板BIOS经过北桥芯片进行调整。
广义的tRCD以时钟周期（tCK，Clock Time）数为单位，比如tRCD=2，就代表延迟周期为两个时钟周期，具体到确切的时间，则要根据时钟频率而定：对于PC100 SDRAM（时钟频率等同于DDR-200），tRCD=2，代表20ns的延迟；对于PC133（时钟频率等于DDR-266）则为15ns。
相关的列地址被选中之后，将会触发数据传输，但从存储单元中输出到真正出现在内存芯片的I/O 接口之间还需要一定的时间（数据触发本身就有延迟，而且还需要进行信号放大），这段时间就是非常著名的CL（CAS Latency，列地址脉冲选通潜伏期）。
CL 的数值与tRCD 一样，以时钟周期数表示。
如DDR-400，时钟频率为200MHz，时钟周期为5ns，那么CL=2 就意味着10ns 的潜伏期。
不过，CL 只是针对读取操作；对于SDRAM，写入是没有潜伏期的；对于DDR SDRAM，写入潜伏期在0.75 至1.25 个时针周期之间。
目前内存的读写基本都是连续的，因为与CPU交换的数据量以一个Cache Line（即CPU内Cache的存储单位）的容量为准，一般为64字节。
而现有的P-Bank位宽为8字节，那么就要一次连续传输8次，这就涉及到我们也经常能遇到的突发传输的概念。
突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输的周期数就是突发长度（Burst Lengths，简称BL）。
在进行突发传输时，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址（SDRAM与DDR SDRAM的突发传输对列寻址的操作数量有所不同，在此不再细说）。
这样，除了第一笔数据的传输需要若干个周期（主要是之前的延迟，一般的是tRCD+CL）外，其后每个数据只需一个周期的即可获得。
突发连续读取模式：只要指定起始列地址与突发长度，后续的寻址与数据的读取自动进行，而只要控制好两段突发读取命令的间隔周期（与BL相同）即可做到连续的突发传输。
在数据读取完之后，为了腾出读出放大器以供同一L-Bank内其他行的寻址并传输数据，内存芯片将进行预充电的操作来关闭当前工作行。
当前寻址的存储单元是B1、R2、C6。
如果接下来的寻址命令是B1、R2、C4，则不用预充电，因为读出放大器正在为这一行服务。
但如果地址命令是B1、R4、C4，由于是同一L-Bank的不同行，那么就必须要先把R2关闭，才能对R4寻址。
从开始关闭现有的工作行，到可以打开新的工作行之间的间隔就是tRP（Row Precharge command Period，行预充电有效周期），单位也是时钟周期数。
二、DDR SDRAM的关键部分DDR SDRAM与SDRAM一样，在开机时也要进行MRS，不过由于操作功能的增多，DDR SDRAM在MRS之前还多了一EMRS阶段（Extended Mode Register Set，扩展模式寄存器设置），这个扩展模式寄存器控制着DLL的有效/禁止、输出驱动强度、QFC 有效/无效等。
差分时钟是DDR的一个必要设计，但CK#的作用，并不能理解为第二个触发时钟（你可以在讲述DDR原理时简单地这么比喻），而是起到触发时钟校准的作用。
由于数据是在CK的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求CK的上下沿间距要有精确的控制。
但因为温度、电阻性能的改变等原因，CK上下沿间距可能发生变化，此时与其反相的CK#就起到纠正的作用（CK上升快下降慢，CK#则是上升慢下降快）。
而由于上下沿触发的原因，也使CL=1.5和2.5成为可能，并容易实现。
2、数据选取脉冲（DQS）它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。
每一颗芯片都有一个DQS信号线，它是双向的，在写入时它用来传送由北桥发来的DQS信号，读取时，则由芯片生成DQS向北桥发送。
完全可以说，它就是数据的同步信号。
在读取时，DQS与数据信号同时生成（也是在CK与CK#的交叉点）。
而DDR内存中的CL也就是从CAS 发出到DQS生成的间隔，数据真正出现在数据I/O总线上相对于DQS触发的时间间隔被称为tAC。
注意，这与SDRAM中的tAC的不同。
实际上，DQS生成时，芯片内部的预取已经完毕了，tAC是指上文结构图中灰色部分的数据输出时间，由于预取的原因，实际的数据传出可能会提前于DQS发生（数据提前于DQS 传出）。
由于是并行传输，DDR内存对tAC也有一定的要求，对于DDR266，tAC的允许范围是±0.75ns，对于DDR333，则是±0.7ns，有关它们的时序图示见前文，其中CL里包含了一段DQS的导入期。
2+、CL（CAS Latency）指的是内存存取数据所需的延迟时间，简单的说，就是内存接到CPU的指令后的反应速度。
3、写入延迟写入延迟已经不是0了，在发出写入命令后，DQS与写入数据要等一段时间才会送达。
这个周期被称为DQS相对于写入命令的延迟时间（tDQSS，WRITE Command to the first corresponding rising edge of DQS），对于这个时间大家应该很好理解了。
为什么要有这样的延迟设计呢？原因也在于同步，毕竟一个时钟周期两次传送，需要很高的控制精度，它必须要等接收方做好充分的准备才行。
tDQSS是DDR内存写入操作的一个重要参数，太短的话恐怕接受有误，太长则会造成总线空闲。
tDQSS最短不能小于0.75个时钟周期，最长不能超过1.25个时钟周期。
有人可能会说，如果这样，DQS不就与芯片内的时钟不同步了吗？对，正常情况下，tDQSS是一个时钟周期，但写入时接受方的时钟只用来控制命令信号的同步，而数据的接受则完全依靠DQS进行同步，所以DQS与时钟不同步也无所谓。
不过，tDQSS产生了一个不利影响——读后写操作延迟的增加，如果CL=2.5，还要在tDQSS基础上加入半个时钟周期，因为命令都要在CK的上升沿发出。
4、突发长度与写入掩码在DDR SDRAM中，突发长度只有2、4、8三种选择，没有随机存取的操作（突发长度为1）和全页式突发。
这是为什么呢？因为L-Bank一次就存取两倍于芯片位宽的数据，所以芯片至少也要进行两次传输才可以，否则内部多出来的数据怎么处理？而全页式突发事实证明在PC内存中是很难用得上的，所以被取消也不希奇。
另外，DDR内存的数据真正写入由于要经过更多步骤的处理，所以写回时间（tWR）也明显延长，一般在3个时钟周期左右，而在DDR-Ⅱ规范中更是将tWR列为模式寄存器的一项，可见它的重要性。
但是，突发长度的定义也与SDRAM的不一样了，它不再指所连续寻址的存储单元数量，而是指连续的传输周期数，每次是一个芯片位宽的数据。
对于突发写入，如果其中有不想存入的数据，仍可以运用DM信号进行屏蔽。
DM信号和数据信号同时发出，接收方在DQS的上升与下降沿来判断DM的状态，如果DM 为高电平，那么之前从DQS中部选取的数据就被屏蔽了。
有人可能会觉得，DM是输入信号，意味着芯片不能发出DM信号给北桥作为屏蔽读取数据的参考。
其实，该读哪个数据也是由北桥芯片决定的，所以芯片也无需参与北桥的工作，哪个数据是有用的就留给北桥自己去选吧。
5、延迟锁定回路（DLL）DDR SDRAM对时钟的精确性有着很高的要求，而DDR SDRAM有两个时钟，一个是外部的总线时钟，一个是内部的工作时钟，在理论上DDR SDRAM这两个时钟应该是同步的，但由于种种原因，如温度、电压波动而产生延迟使两者很难同步，更何况时钟频率本身也有不稳定的情况（SDRAM也有内部时钟，不过因为它的工作/传输频率较低，所以内外同步问题并不突出）。
DDR SDRAM的tAC就是因为内部时钟与外部时钟有偏差而引起的，它很可能造成因数据不同步而产生错误的恶果。
实际上，不同步就是一种正/负延迟，如果延迟不可避免，那么若是设定一个延迟值，如一个时钟周期，那么内外时钟的上升与下降沿还是同步的。
鉴于外部时钟周期也不会绝对统一，所以需要根据外部时钟动态修正内部时钟的延迟来实现与外部时钟的同步，这就是DLL的任务。
DLL不同于主板上的PLL，它不涉及频率与电压转换，而是生成一个延迟量给内部时钟。
目前DLL有两种实现方法，一个是时钟频率测量法（CFM，Clock Frequency Measurement），一个是时钟比较法（CC，Clock Comparator）。
CFM是测量外部时钟的频率周期，然后以此周期为延迟值控制内部时钟，这样内外时钟正好就相差了一个时钟周期，从而实现同步。
DLL就这样反复测量反复控制延迟值，使内部时钟与外部时钟保持同步。
CC的方法则是比较内外部时钟的长短，如果内部时钟周期短了，就将所少的延迟加到下一个内部时钟周期里，然后再与外部时钟做比较，若是内部时钟周期长了，就将多出的延迟从下一个内部时钟中刨除，如此往复，最终使内外时钟同步。
CFM与CC各有优缺点，CFM的校正速度快，仅用两个时钟周期，但容易受到噪音干扰，并且如果测量失误，则内部的延迟就永远错下去了。
CC的优点则是更稳定可靠，如果比较失败，延迟受影响的只是一个数据（而且不会太严重），不会涉及到后面的延迟修正，但它的修正时间要比CFM长。
DLL功能在DDR SDRAM中可以被禁止，但仅限于除错与*估操作，正常工作状态是自动有效的。
DDR SDRAM[浏览次数：107次]DDR(Double Data Rate) SDRAM就是双倍数据传输率的SDRAM。
DDR内存是更先进的SDRAM。