计算机系统结构(第五版) 第4章
计算机组成原理第五版 白中英(详细)第4章习题参考答案
第4章习题参考答案1．ASCII码是7位，如果设计主存单元字长为32位，指令字长为12位，是否合理？为什么？答：不合理。
指令最好半字长或单字长，设16位比较合适。
一个字符的ASCII 是7位，如果设计主存单元字长为32位，则一个单元可以放四个字符，这也是可以的，只是在存取单个字符时，要多花些时间而已，不过，一条指令至少占一个单元，但只占一个单元的12位，而另20位就浪费了，这样看来就不合理，因为通常单字长指令很多，浪费也就很大了。
2．假设某计算机指令长度为32位，具有双操作数、单操作数、无操作数三类指令形式，指令系统共有70条指令，请设计满足要求的指令格式。
答：字长32位，指令系统共有70条指令，所以其操作码至少需要7位。
双操作数指令单操作数指令无操作数指令3．指令格式结构如下所示，试分析指令格式及寻址方式特点。
答：该指令格式及寻址方式特点如下：(1) 单字长二地址指令。
(2) 操作码字段OP可以指定26=64种操作。
(3) 源和目标都是通用寄存器（可分指向16个寄存器）所以是RR型指令，即两个操作数均在寄存器中。
(4) 这种指令结构常用于RR之间的数据传送及算术逻辑运算类指令。
4．指令格式结构如下所示，试分析指令格式及寻址方式特点。
15 10 9 8 7 4 3 0答：该指令格式及寻址方式特点如下：(1)双字长二地址指令，用于访问存储器。
(2)操作码字段OP可以指定26=64种操作。
(3)RS型指令，一个操作数在通用寄存器（选择16个之一），另一个操作数在主存中。
有效地址可通过变址寻址求得，即有效地址等于变址寄存器（选择16个之一）内容加上位移量。
5．指令格式结构如下所示，试分析指令格式及寻址方式特点。
答：该指令格式及寻址方式特点如下：(1)该指令为单字长双操作数指令，源操作数和目的操作数均由寻址方式和寄存器构成，寄存器均有8个，寻址方式均有8种。
根据寻址方式的不同，指令可以是RR型、RS型、也可以是SS型；(2)因为OP为4位，所以最多可以有16种操作。
计算机组成原理第四章存储系统(一)(含答案)
第四章、存储系统（一）4.1 存储系统层次结构随堂测验1、哈弗结构（Harvard Architecture）是指（）（单选）A、数据和指令分别存放B、数据和指令统一存放C、指令和数据分时存放D、指令和数据串行存放2、如果一个被访问的存储单元，很快会再次被访问，这种局部性是（）（单选）A、时间局部性B、空间局部性C、数据局部性D、程序局部性3、下列关于存储系统层次结构的描述中正确的是（）（多选）A、存储系统层次结构由Cache 、主存、辅助存储器三级体系构成B、存储系统层次结构缓解了主存容量不足和速度不快的问题C、构建存储系统层次结构的的原理是局部性原理D、构建存储系统层次结构还有利于降低存储系统的价格4、下列属于加剧CPU和主存之间速度差异的原因的是（）（多选）A、由于技术与工作原理不同，CPU增速度明显高于主存增速率B、指令执行过程中CPU需要多次访问主存C、辅存容量不断增加D、辅存速度太慢5、下列关于局部性的描述中正确的是（）（多选）A、局部性包括时间局部行和空间局部性B、局部性是保证存储系统层次结构高效的基础C、顺序程序结构具有空间局部性D、循环程序结构具有时间局部性4.2 主存中的数据组织随堂测验1、设存储字长为64位,对short 变量长度为16位，数据存储按整数边界对齐，关于short 变量j 在主存中地址的下列描述中正确的是（）（此题为多选题）A、j的物理地址mod 8 = 0B、j的物理地址mod 8 = 1C、j的物理地址mod 8 = 2D、j的物理地址mod 8 = 32、设存储字长为64位,对char 变量长度为8位，数据存储按整数边界对齐，关于char 变量j 在主存中地址的下列描述中正确的是（）（此题为多选题）A、j的物理地址mod 8 = 0B、j的物理地址mod 8 = 1C、j的物理地址mod 8 = 2D、j的物理地址mod 8 = 33、下列关于大端与小端模式的描述中，正确的是（）（此题为多选题）A、大端模式(Big-endian)是指数据的低位保存在内存的高地址中，而数据的高位，保存在内存的低地址中B、小端模式(Little-endian)是指数据的低位保存在内存的低地址中，而数据的高位保存在内存的高地址中C、0x12345678 按大端模式存放时，其所在存储单元最低字节单元存放的数据是0x12D、0x12345678 按小端模式存放时，其所在存储单元最高字节单元存放的数据是0x124、下列关于存储字长的描述中正确的是（）（此题为多选题）A、主存一个单元能存储的二进制位数的最大值B、存储字长与所存放的数据类型有关C、存储字长等于存储在主存中数据类型包含的二进制位数D、存储字长一般应是字节的整数倍5、某计算机按字节编址，数据按整数边界存放，可通过设置使其采用小端方式或大端方式，有一个float 型变量的地址为FFFF C000H ,数据X = 12345678H，无论采用大端还是小段方式，在内存单元FFFF C001H，一定不会存放的数是（）（此题为多选题）A、12HB、34HC、56HD、78H4.3 静态存储器工作原理随堂测验1、某计算机字长16位，其存储器容量为64KB，按字编址时，其寻址范围是（）（单选）A、64KB、32KBC、32KD、64KB2、一个16K*32位的SRAM存储芯片，其数据线和地址线之和为（）（单选）A、48B、46C、36D、39。
谢希仁计算机网络第五版(第4章)课后习题答案
第4 章网络层4-01网络层向上提供的服务有哪两种？试比较其优缺点。
答案：虚电路服务和数据报服务。
虚电路的优点：虚电路服务是面向连接的，网络能够保证分组总是按照发送顺序到达目的站，且不丢失、不重复，提供可靠的端到端数据传输；目的站地址仅在连接建立阶段使用，每个分组使用短的虚电路号，使分组的控制信息部分的比特数减少，减少了额外开销；端到端的差错处理和流量控制可以由分组交换网负责，也可以由用户机负责。
虚电路服务适用于通信信息量大、速率要求高、传输可靠性要求高的场合。
虚电路的缺点：虚电路服务必须建立连接；属于同一条虚电路的分组总是按照同一路由进行转发；当结点发生故障时，所有通过出故障的结点的虚电路均不能工作。
数据报的优点：数据报服务不需要建立连接；每个分组独立选择路由进行转发，当某个结点发生故障时，后续的分组可以另选路由，因而提高了通信的可靠性。
数据报服务的灵活性好，适用于传输可靠性要求不高、通信子网负载不均衡、需要选择最佳路径的场合。
数据报的缺点：数据报服务是面向无连接的，到达目的站时不一定按发送顺序，传输中的分组可能丢失和重复，提供面向无连接的、不可靠的数据传输；每个分组都要有目的站的全地址；当网络发生故障是，出故障的结点可能会丢失数据，一些路由可能会发生变化；端到端的差错处理和流量控制只由主机负责。
4-02网络互连有何实际意义？进行网络互连时，有哪些共同的问题需要解决？答案：网络互连暗含了相互连接的计算机进行通信，也就是说从功能上和逻辑上看，这些相互连接的计算机网络组成了一个大型的计算机网络。
网络互连可以使处于不同地理位置的计算机进行通信，方便了信息交流，促成了当今的信息世界。
存在问题有：不同的寻址方案；不同的最大分组长度；不同的网络介入机制；不同的超时控制；不同的差错恢复方法；不同的状态报告方法；不同的路由选择技术；不同的用户接入控制；不同的服务（面向连接服务和无连接服务）；不同的管理与控制方式；等等。
计算机系统结构 第四章(习题解答)
1. 假设一条指令的执行过程分为“取指令”、“分析”和“执行”三段，每一段的时间分别是△t 、2△t 和3△t 。
在下列各种情况下，分别写出连续执行n 条指令所需要的时间表达式。
⑴ 顺序执行方式。
⑵ 仅“取指令”和“执行”重叠。
⑶ “取指令”、“分析”和“执行”重叠。
答：⑴ 顺序执行方式12 ......1 2 12T ＝∑=++n1i i i i )t t t (执行分析取址＝n(△t ＋2△t ＋3△t)＝6n △t⑵ 仅“取指令”和“执行”重叠12 ......1 212T ＝6△t ＋∑=+1-n 1i i i )t t (执行分析＝6△t ＋(n-1)(2△t ＋3△t)＝(5n ＋1)△t⑶ “取指令”、“分析”和“执行”重叠12 34 ......1 2 3 41234△t2△t3△t△t2△t3△t△t2△t3△tT ＝6△t ＋∑=1-n 1i i )t (执行＝6△t ＋(n-1)(3△t)＝(3n ＋3)△t2. 一条线性流水线有4个功能段组成，每个功能段的延迟时间都相等，都为△t 。
开始5个任务，每间隔一个△t 向流水线输入一个任务，然后停顿2个△t ，如此重复。
求流水线的实际吞吐率、加速比和效率。
答：1 2 3 4 5 6 7 8 9 10 11 12 13 14 15...1 2 3 4 5 6 7 8 9 10 11 12 13 14 151 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 2 3 4 56 7 8 9 10 11 12 13 14 151 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23我们可以看出，在（7n+1）Δt 的时间内，可以输出5n 个结果，如果指令的序列足够长（n →∞），并且指令间不存在相关，那么，吞吐率可以认为满足：)n (t75t )n /17(5t )1n 7(n 5TP ∞→∆=∆+=∆+=加速比为：)n (720n /17201n 7n 20t )1n 7(t 4n 5S ∞→=+=+=∆+∆⨯=从上面的时空图很容易看出，效率为：)n (75n /1751n 7n 5t )1n 7(4t 4n 5E ∞→=+=+=∆+⨯∆⨯=3. 用一条5个功能段的浮点加法器流水线计算∑==101i i A F 。
计算机组成原理第四章存储系统(一)(含答案)
计算机组成原理第四章存储系统(一)(含答案)4.1存储系统层次结构随堂测验1、哈弗结构（Harvard Architecture）是指（）（单选）A、数据和指令分别存放B、数据和指令统一存放C、指令和数据分时存放D、指令和数据串行存放2、如果一个被访问的存储单元，很快会再次被访问，这种局部性是（）（单选）A、时间局部性B、空间局部性C、数据局部性D、程序局部性3、下列关于存储系统层次结构的描述中正确的是（）（多选）A、存储系统层次结构由Cache、主存、辅助存储器三级体系构成B、存储系统层次结构缓解了主存容量不足和速度不快的问题C、构建存储系统层次结构的的原理是局部性原理D、构建存储系统层次结构还有利于降低存储系统的价格4、下列属于加剧CPU和主存之间速度差异的原因的是（）（多选）A、由于技术与工作原理不同，CPU增速度明显高于主存增速率B、指令执行过程中CPU需要多次访问主存C、辅存容量不断增长D、辅存速度太慢5、下列关于局部性的描述中正确的是（）（多选）A、局部性包括时间局部行和空间局部性B、局部性是保证存储系统层次结构高效的基础C、顺序程序结构具有空间局部性D、循环程序结构具有时间局部性4.2主存中的数据组织随堂测验1、设存储字长为64位,对short变量长度为16位，数据存储按整数边界对齐，关于short变量j在主存中地址的下列描述中正确的是（）（此题为多选题）A、j的物理地址mod 8 = 0B、j的物理地址mod 8 = 1C、j的物理地址mod 8 = 2D、j的物理地址mod 8 = 312、设存储字长为64位,对char变量长度为8位，数据存储按整数边界对齐，关于char变量j在主存中地址的下列描绘中精确的是（）（此题为多项选择题）A、j的物理地址mod 8 = 0B、j的物理地址mod 8 = 1C、j的物理地址mod 8 = 2D、j的物理地址mod 8 = 33、下列关于大端与小端模式的描述中，正确的是（）（此题为多选题）A、大端模式(Big-endian)是指数据的低位保存在内存的高地址中，而数据的高位，保存在内存的低地址中B、小端形式(Little-endian)是指数据的低位保存在内存的低地址中，而数据的高位保存在内存的高地址中C、0xxxxxxxxx按大端模式存放时，其所在存储单元最低字节单元存放的数据是0x12D、0xxxxxxxxx按小端模式存放时，其所在存储单元最高字节单元存放的数据是0x124、下列关于存储字长的描述中正确的是（）（此题为多选题）A、主存一个单元能存储的二进制位数的最大值B、存储字长与所存放的数据类型有关C、存储字长等于存储在主存中数据类型包含的二进制位数D、存储字长普通应是字节的整数倍5、某计算机按字节编址，数据按整数边界存放，可通过设置使其采用小端方式或大端方式，有一个float型变量的地址为FFFF C000H。
计算机组成与系统结构(第五版 立体化教材)
2016年科学出版社出版的图书
01 成书过程
03 教材目录
目录
02 内容简介 04 教学资源
05 教材特色
07 图书目录
目录
06 作者简介
基本信息
《计算机组成与系统结构（第五版·立体化教材）》是由白中英主编，2011年12月科学出版社出版的普通高 等教育计算机类特色专业系列规划教材。该教材可作为计算机及相关专业的教材，适合作软件类和应用类专业的 教学用书，也可作为成人自学考试、全国计算机等级考试NCRE（四级）用书。
出版工作
2011年12月 ，《计算机组成与系统结构（第五版·立体化教材）》由科学出版社出版。
内容简介
内容简介
该教材将计算机组成原理和计算机系统结构两门课合二为一，讲授计算机单处理机系统的组成和工作原理， 在该基础上扩展讲授并行计算机的体系结构。内容共10章：包括计算机系统概论；运算方法和运算器；多层次的 存储器；指令系统；中央处理机；总线系统；外围设备；输入输出系统；安腾高性能处理机体系结构；并行体系 结构。附录A中介绍了配套教材与教学设备。附录B中给出了计算机组成原理研究生入学统考大纲。
杨春武、冯一兵、张杰、靳秀国、杨秦、陈楠、于艳丽、刘敬晗、祁之力、王军德、张振华、刘俊荣、李娇 娇、李贞、王坤山、肖炜、崔洪浚、白媛、吴琨等参与了第五版文字教材、CAI课件、习题库、试题库、教学仪 器、实验设计、课程设计等的编写和研制工作。该教材由中国科学院计算技术研究所国家智能计算机研究开发中 心陈鸿安研究员主审。
教材目录
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（注：目录排版从左到右列 ）
教学资源
教学资源
《计算机组成与系统结构（第五版·立体化教材）》的配套教材是《计算机组成原理试题解析（第五 版）》。
计算机组织与系统结构第四章习题答案
第 4 章 习 题 答 案3. 已知某机主存空间大小为64KB ，按字节编址。
要求： （1）若用1K×4位的SRAM 芯片构成该主存储器，需要多少个芯片？ （2）主存地址共多少位？几位用于选片？几位用于片内选址？ （3）画出该存储器的逻辑框图。
参考答案： （1）64KB / 1K×4位 = 64×2 = 128片。
（2）因为是按字节编址，所以主存地址共16位，6位选片，10位片内选址。
（3）显然，位方向上扩展了2倍，字方向扩展了64倍。
下图中片选信号CS 为高电平有效。
A 15A 10A 9A 0D 0D 7……WE…4. 用64K×1位的DRAM 芯片构成256K×8位的存储器。
要求：（1） 计算所需芯片数，并画出该存储器的逻辑框图。
（2） 若采用异步刷新方式，每单元刷新间隔不超过2ms ，则产生刷新信号的间隔是多少时间？若采用集中刷新方式，则存储器刷新一遍最少用多少读写周期？ 参考答案：（1）256KB / 64K×1位 = 4×8 = 32片。
存储器逻辑框图见下页（图中片选信号CS 为高电平有效）。
（2）因为每个单元的刷新间隔为2ms ，所以，采用异步刷新时，在2ms 内每行必须被刷新一次，且仅被刷新一次。
因为DRAM 芯片存储阵列为64K=256×256，所以一共有256行。
因此，存储器控制器必须每隔2ms/256=7.8µs 产生一次刷新信号。
采用集中刷新方式时，整个存储器刷新一遍需要256个存储（读写）周期，在这个过程中，存储器不能进行读写操作。
A 17A 16A 15A 0D 0D 7………5. 用8K×8位的EPROM 芯片组成32K×16位的只读存储器，试问：（1）数据寄存器最少应有多少位？ （2） 地址寄存器最少应有多少位？ （3） 共需多少个EPROM 芯片？ （4） 画出该只读存储器的逻辑框图。
计算机系统结构课后答案unit4
第四章课后题1、设二级虚拟存储器的TA1=10^(-7)s、TA2=10^(-2)s,为使存储层次的访问效率e达到最大值的80%以上，命中率H至少要求达到多少？实际上这样高的命中率是很难达到的，那么从存储层次上如何改进？解：∵e=1/[H+(1-H)r] 且r=TA2/TA1 ∴H至少达到99.9%这样的命中率很难达到，可在二级存储器间加一层电子磁盘，降低r，从而降低对H的要求。
2、程序存放在模32单字交叉存储器中，设访存申请队的转移概率λ为25%,求每个存储周期能访问到的平均字数。
当模数为16呢？由此你可得到什么结论？解：B=[ 1-(1-λ)^m] /λ由λ=0.25,m=32 求得：B=4-4*(3/4)^32=4同理，m=16时,B=4-4*(3/4)^16=3.96由此可看出，当转移概率λ为25%比较大时，采用模32与模16的每个存储周期能访问的平均字数非常相近。
就是说，此时，提高模数m对提高主存实际频宽已不显著。
实际上，模数m的进一步增大，会因工程实现上的问题，导致实际性能反而可能比模16的还要低，且价格更高。
所以模数m不宜太大。
对于λ为25%的情况，可以计算机出m=8时，其B已经接近于3.6了。
3、设主存每个分体的存取周期为2μs，宽度为4个字节。
采用模m多分体交叉存取，但实际频宽只能达到最大频宽的0.6倍。
现要求主存实际频宽为4M B/S,问主存模数m应取多少方能使两者速度基本适配？其中m取2的幂。
解：由题意已知存取周期Tm=2*10^(-6)s,宽度W=4B,B实=0.6Bm=4*2^20B/S, Bm=W*m/Tm=6.99*10^6B/Sm=Bm*Tm/W=6.99*10^6*2*10^-6/4=3.495所以m取4能满足要求P.S.①微秒（百万分之一秒)1μs=10^-6s②计量单位中的M(兆)是10的6次方，见到M自然想起要在该数值的后边续上六个0，即扩大一百万倍。
在二进制中，MB也表示到了百万级的数量级，但1 MB不正好等于1000000字节，而是1048576字节，即1MB = 2E+20 Bytes = 1048576Bytes。
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12所示，该表最多为 2nv
表法，简称目录表法。
图 4 - 12 目录表法
尽管目录表的行数为 2nv ，比起页表法的N×2Nv′行少得 多，但主存的页数 2还nv 是很大，这样的有 2行nv的相联存储
器不仅造价很高，而且查表速度也较慢。
假设系统在主存中最多可同时有N道程序，可设N个段表 基址寄存器。对应于每道程序，由基号(程序号)指明使用哪 个段表基址寄存器。段表基址寄存器中的段表基地址字段 指向该道程序的段表在主存中的起始地址。图4 - 6示意性地
图 4 - 6 段式管理的定位映像机构及地址的变换过程
分段方法能使大程序分模块编制，从而可使多个程序员 并行编程，缩短编程时间，在执行或编译过程中对不断变化 的可变长段也便于处理。
分段还便于几道程序共用已在主存内的程序和数据，如 编译程序、各种子程序、各种数据和装入程序等，不必在主 存中重复存储，只需把它们按段存储，并在几道程序的段表 中设置其公用段的名称及同样的基址值即可。
2. 段式存储中各段装入主存的起点是随意的，段表中的地 址字段很长，必须能表示出主存中任意一个绝对地址，加上 各段长度也是随意的，段长字段也很长，这既增加了辅助硬 件开销，降低了查表速度，也使主存管理麻烦。 例如，主存中已有A、B、C三个程序，其大小和位置如 图4 - 7所示，现有一长度储层次
从CPU看，速度是接近于主存的，容量是辅存的，每位 价格是接近于辅存的。
因主存速度满足不了要求而引出了Cache存储器。在 CPU和主存之间增设高速、小容量、每位价格较高的Cache， 用辅助硬件将其和主存构成整体，如图4 - 2所示，称 之为Cache存储器(或称为Cache-主存存储层次)。
图 4 - 9 段页式管理的定位映像机构及其地址的变换过程
4.2.2
1. 前面已讲过，页式虚拟存储器是采用页式存储和管理的 主存-辅存存储层次。它们各部分的地址对应关系如图4 - 10 所示。
图 4 - 10 虚、实地址对应关系及空间的压缩
地址的映像是指将每个虚存单元按什么规则(算法)装入 (定位于)实(主)存，建立起多用户虚地址Ns与实(主)存地址np 之间的对应关系。
图 4 - 2 Cache-主存存储层次
由二级存储层次可组合成如图4 - 3所示的多级存储层次。 从CPU看，它是一个整体， 有接近于最高层M1的速度，最 低层Mn的容量，并有接近于最低层Mn
图 4 - 3 多级存储层次
4.1.2
为了使存储体系能有效地工作，当CPU要用到某个地址 的内容时，总希望它已在速度最快的M1中，这就要求未来被 访问信息的地址能预知，这对存储体系的构成是非常关键的。
图 4 - 5 对于不同的r，命中率H与问效率e的关系
4.2 虚拟存储器
4.2.1
虚拟存储器通过增设地址映像表机构来实现程序在主存 中的定位。根据存储映像算法的不同，可有多种不同存储管 理方式的虚拟存储器，其中主要有段式、页式和段页式三种。
1. 程序都有模块性，一个复杂的大程序总可以分解成多个 在逻辑上相对独立的模块。 为了进行段式管理，每道程序在系统中都有一个段(映像) 表来存放该道程序各段装入主存的状况信息。参看图4 - 6， 段表中的每一项(对应表中的每一行)描述该道程序一个段的 基本状况，由若干个字段提供。
4.1 基本概念 4.2 虚拟存储器 4.3 高速缓冲存储器 4.4 三级存储体系 4.5 存储系统的保护 4.6 本章小结
4.1 基 本 概
4.1.1 存储体系及其分支
前面已经讲过，为了同时满足存储系统的大容量、高速度 和低价格，需要将多种不同工艺的存储器组织在一起。
虚拟存储器是因为主存容量满足不了要求而提出来的。在 主存和辅存之间，增设辅助的软、硬件设备，让它们构成一个 整体，所以也称之为主存-辅存存储层次，如图4 - 1所示。
图 4 - 7 采用页式存储后D道程序仍可装入
假设系统内最多可在主存中容纳N道程序，对每道程序 都将有一个页表。
图4 - 8 示意出页式管理的定位映像机构及其虚、实地址
图 4 - 8 页式管理的定位映像机构及其虚、实地址的变换过程
3. 从以上介绍中可以看出，段式和页式虚拟存储器在许多 方面是不同的，因而各有不同的优缺点。
当给出的多用户虚地址Ns所在的虚页未装入主存时都将 发生故障。
4.1.3
为简单起见，以图4 - 4所示的二级存储体系(M1，M2)为 例来分析。
c c1 SM1 c2 SM2 SM1 SM2
图 4 - 4 二级存储体系的评价
存储层次的等效访问时间TA= HTA1 (1 H )TA2 。希望
TA越接近于TA1
e= TA1 /TA越接近于1
设CPU对存储层次相邻二级的访问时间比r= TA2 /TA1，
由于是把大的虚存空间压缩到小的主存空间，因此主存 中的每一个页面位置应可对应多个虚页。
由于虚存空间远大于实存空间，页式虚拟存储器一般都 采用让每道程序的任何虚页可以映像装入到任何实页位置的 全相联映像，如图4 - 11所示。
图 4 - 11 全相联映像
另一种方法是把页表压缩成只存放已装入主存的那些虚
对于多道程序来说，每道程序(用户或进程)都需要有一 个用户标志号u(转换成基号b)以指明该道程序的段表起点存 放在哪个基址寄存器中。这样，多用户虚地址就由用户标志 u、段号s、页号p、页内位移d四个字段组成。设系统中主存 最多可容纳N道程序。图4 - 9 表示采用段页式管理的定位映 像机构及由多用户虚地址变换成主存实地址的过程。
e TA1
TA1
1
TA HTA1 (1 H )TA2 H (1 H )r
据此，可得e=f(r，H)的关系如图4 - 5
由图4 - 5可知，要使访问效率e趋于1，在r值越大时，就 要求命中率H越高。为了降低对H的要求，可以减小相邻二 级存储器的访问速度比，还可减小相邻二级存储器的容量比， 也能提高H，但这与为降低每位平均价格而要求容量比要大 相矛盾。