SI高速电路设计
SiC MOSFET 驱动电路的设计
SiC MOSFET 驱动电路的设计作者：李小娜李艳娜来源：《电子技术与软件工程》2019年第08期摘要：本文对SiC MOSFET的驱动电路进行了优化设计，并采用Boost主电路对该驱动电路进行验证。
结果表明，SiC MOSFET具有较快的开关速度。
相比SiMOSFET，工作频率为100kHz，上升时间由70ns减小到40ns，下降时间由100ns减小到10ns。
[关键词]SiC MOSFET驱动电路Boost升压电路1引言随着电力电子器件在新能源，混合、电动汽车，工业和航天航空领域的广泛使用，对大功率、更低的半导体损耗、耐高温、开关速度更快的器件的需求日益增加。
相比Si材料的器件来说，SiC功率器件可以实现高频、阻断电压高、高耐压，低开关损耗和低导通电阻特性。
在SiC MOSFET的应用方面，首先要考虑的就是其驱动问题。
本文针对SiC MOSFET的特性，对SiC MOSFET的驱动电路进行优化设计，并采用Boost升压电路对该驱动电路进行验证。
2SiC MOSFET驱动电路的设计2.1驱动电路电压的要求SiC MOSFET漂移层阻抗要比硅MOSFET低，但受现在技术水平限制SiC MOSFET的MOS沟道部分的迁移率又比较低，因此沟道部分的阻抗就比较高，为了得到低的导通电阻，SiC MOSFET的门极电压就要比硅的高，本文对SiC MOSFET驱动电路采用+18V/-5V的驱动电压，+18V的开通电压使得SiC MOSFET的导通电阻低，降低开通损耗，-5V关断电压可以保证器件快速关断，还可以防止器件的误导通。
2.2驱动电路的整体设计MOSFET的开通和关断，实际上就是栅源极电容的充放电过程。
驱动电路的作用就是使册极电荷快速转移。
开关速度极大程度上取决于门极电阻，门极电阻越小，开关速度就越快，但同时在驅动回路中会产生振荡。
在保证器件安全工作的条件下，尽可能选择较小的驱动电阻。
本文采用+18V/-5V的驱动电压，通过双脉冲测试仿真，优选门极电阻为592，采用IXDN609SI驱动芯片和ACPL-331J光耦实现了9A的驱动电流输出。
高速serdes电路结构
高速serdes电路结构摘要：一、高速serdes电路概述二、高速serdes电路设计要点1.电源完整性设计2.信号完整性设计3.电磁兼容性设计三、高速serdes电路应用领域四、高速serdes电路未来发展趋势正文：高速serdes电路概述随着科技的快速发展，数据传输速率越来越快，传统的串行通信技术已经无法满足高速数据传输的需求。
于是，高速serdes电路应运而生。
Serdes是Serializer/Deserializer的缩写，即串行器/并行器，它是一种高速串行通信技术。
通过将串行数据转换为并行数据，可以大幅提高数据传输速率。
高速serdes电路设计要点1.电源完整性设计在高速serdes电路设计中，电源完整性（Power Integrity，PI）设计是非常重要的。
电源噪声和供电电压的波动会影响serdes的性能，降低数据传输速率和可靠性。
因此，在进行电源完整性设计时，需要考虑电源系统的稳定性、电源去耦、电源噪声滤波等方面。
2.信号完整性设计信号完整性（Signal Integrity，SI）是高速serdes电路设计的另一个关键要点。
在高速信号传输过程中，信号的波形失真、上升沿和下降沿的振荡以及串扰等问题会影响信号的质量。
为了保证信号的完整性，需要对信号传输路径进行优化，降低信号的阻抗，提高信号的传输能力。
3.电磁兼容性设计电磁兼容性（Electromagnetic Compatibility，EMC）是高速serdes电路设计中需要考虑的另一个因素。
高速信号传输过程中会产生电磁干扰，影响其他电子设备的正常工作。
因此，在设计高速serdes电路时，需要考虑电磁兼容性，采取有效的屏蔽和滤波措施，降低电磁干扰。
高速serdes电路应用领域高速serdes电路广泛应用于各种高速数据传输场景，如数据中心、通信设备、显卡、硬盘等。
在这些应用中，高速serdes电路可以实现高速数据传输，满足设备对数据处理和传输的需求。
高速电路信号完整性分析与设计九--电源完整性分析
第9章高速信号的电源完整性分析在电路设计中，设计好一个高质量的高速PCB板，应该从信号完整性(SI——Signal Integrity)和电源完整性(PI——Power Integrity )两个方面来考虑。
尽管从信号完整性上表现出来的结果较为直接，但是信号参考层的不完整会造成信号回流路径变化多端，从而引起信号质量变差，连带引起了产品的EMI性能变差。
这将直接影响最终PCB板的信号完整性。
因此研究电源完整性是非常必要和重要的。
9.1 电源完整性概述虽然电子设计的发展已经有相当长的历史，但是高速信号是近些年才开始面对的问题，随之出现的电源完整性的许多概念并不为大多数人所了解。
这里，对其中涉及到的一些基本名词做些简单的介绍。
9.1.1 电源完整性的相关概念电源完整性(Power Integrity) ：是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。
虽然电源完整性是讨论电源供给的稳定性问题，但由于地在实际系统中总是和电源密不可分的，通常把如何减少地平面的噪声也做为电源完整性的一部分讨论。
电源分配网络：电源分配网络的作用就是给系统内所有器件或芯片提供足够的电源,并满足系统对电源稳定性的要求。
同步开关噪声（Simultaneous Switch Noise，简称SSN）：是指当器件处于开关状态，产生瞬间变化的电流（di/dt），在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，所以也称为Δi噪声。
同步开关噪声包括电子噪声、地弹噪声、回流噪声、断点噪声等。
它对电源完整性的影响表现为地弹和电源反弹。
地弹噪声：它是同步开关噪声对电源完整性影响的表现之一。
是指芯片上的地参考电压的跳动。
当大量芯片的输出同时开启时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面（0V）上产生电压的波动和变化，这个噪声会影响其它元器件的动作。
高性能DSP并行系统设计中SI仿真技术的应用
文 章编 号 １０ — ３ １ （０ ６ １— ０ ９ ｏ 文 献标 识 码 Ａ ０ ２ ８ ３ 一 ２ ０ ）６ ０ ９ 一 ４ 中图分类号 Ｔ ９ １ ２ Ｎ １． ７
Ａｐ ｌ ａ ｉ ｎ ｏ Ｉ Ｓ ｍ ｕ ａ ｉ ｎ ｉ ｓｇ ｆ Ｈｉ ｈ Ｐｅ ｆ ｒ ａ ｃ ｐ ｉ ｔ ｆ Ｓ ｉ ｌ ｔｏ ｎ Ｄｅ ｉ ｎ ｏ ｇ ｒ ｏ ｍ ｎ ｅ ｃ ｏ
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维普资讯
高性 Ｄ Ｐ并行系统设计中 Ｓ 仿真技术的应用 能 Ｓ Ｉ
段 琳 张天序 颜 露 新
（ 中科 技 大 学信 息 处理 与智 能控 制教 育部重 点 实验 室 华 华 中科技 大学 图４ ／ ￣ 与人 工智 能研 究 所 ， ｇ＂ ＇ ｅ ｌ ， 武汉 ４ ０ ７ ） ３ ０ ４
Ｅ ｍａｌｄ ａ ｌ Ｏ Ｏ ＠ｅ ｏ ．ｏ — ｉ：ｕ ｎｉ ５ ５ ｙ ｕｃ ｍ ｎ
摘 要 文章 讨 论 了基 于 Ｓ 仿 真技 术 的 高速 电路 设 计 流 程 ， 结 合 高 性 能 Ｄ Ｐ并 行 系统 设 计 实例 进行 展 开说 明 。 实 际 Ｉ 并 Ｓ
电路设计中的信号完整性SI问题分析与解决
电路设计中的信号完整性SI问题分析与解决引言：在现代电子设备中，信号完整性是一个至关重要的问题。
由于信号的传输速度越来越高，信号完整性问题变得尤为突出。
本文将分析信号完整性（Signal Integrity，简称SI）问题在电路设计中的重要性，并介绍一些常见的SI问题及其解决方法。
一、信号完整性的重要性信号完整性是指在信号传输过程中保持信号波形的准确性和完整性，确保信号的正确传递和解读。
如果信号受到干扰、衰减或失真，可能会导致数据的错误传输或丢失。
这对于各种电子设备，尤其是高速数据传输的系统来说，都是一项极其重要的考虑因素。
二、常见的SI问题1. 反射干扰反射干扰是信号在多个传输线之间传播时产生的一种干扰现象。
当信号到达传输线末端时，一部分信号能够反射回来，与输入信号相叠加，引起波形失真。
这种干扰主要由于阻抗不匹配引起。
2. 串扰干扰串扰干扰是指在多条相邻的传输线上，信号在传输过程中相互影响的现象。
这种干扰主要由于电磁场相互耦合引起，导致信号波形失真，降低信号质量。
3. 时钟抖动时钟抖动是指时钟信号在传输中出现的随机时移现象。
时钟抖动可能导致时序错误，使系统无法正确同步，进而影响整个系统的性能。
三、SI问题的解决方法1. 降低阻抗不匹配为了解决反射干扰问题，可以通过匹配传输线和负载的阻抗，减少信号反射。
采用合适的终端电阻，可以使信号在传输线上的反射最小化。
2. 优化布线方式在设计电路板布线时，应尽量避免传输线之间的相互干扰。
合理安排和分隔传输线的布局，使用屏蔽层和地平面层等技术手段，可有效减少串扰干扰。
3. 使用信号完整性分析工具借助信号完整性分析工具，可以模拟和分析信号在电路板上的传输过程，帮助发现潜在的SI问题。
通过调整设计参数，优化电路板布线，可以提前预防并解决SI问题。
4. 时钟校准技术对于时钟抖动问题，可以采用时钟校准技术来调整时钟信号的时序和相位。
通过使用高精度的时钟源和时钟校准电路，可以有效减少时钟抖动带来的问题。
高速电路设计中信号完整性分析.
高速电路设计中信号完整性分析由于系统时钟频率和上升时间的增长，信号完整性设计变得越来越重要。
不幸的是，绝大多数数字电路设计者并没意识到信号完整性问题的重要性，或者是直到设计的最后阶段才初步认识到。
本篇介绍了高速数字硬件电路设计中信号完整性在通常设计的影响。
这包括特征阻抗控制、终端匹配、电源和地平面、信号布线和串扰等问题。
掌握这些知识，对一个数字电路设计者而言，可以在电路设计的早期，就注意到潜在可能的信号完整性问题，还可以帮助由于系统时钟频率和上升时间的增长，信号完整性设计变得越来越重要。
不幸的是，绝大多数数字电路设计者并没意识到信号完整性问题的重要性，或者是直到设计的最后阶段才初步认识到。
本篇介绍了高速数字硬件电路设计中信号完整性在通常设计的影响。
这包括特征阻抗控制、终端匹配、电源和地平面、信号布线和串扰等问题。
掌握这些知识，对一个数字电路设计者而言，可以在电路设计的早期，就注意到潜在可能的信号完整性问题，还可以帮助设计则在设计中尽量避免信号完整性对设计性能的影响。
尽管，信号完整性一直以来都是硬件工程师必备的设计经验中的一项，但是在数字电路设计中长期被忽略。
在低速逻辑电路设计时代，由于信号完整性相关的问题很少出现，因此对信号完整性的考虑本认为是浪费效率。
然而近几年随着时钟率和上升时间的增长，信号完整性分析的必要性和设计也在增长。
不幸的是，大多数设计者并没有注意到，而仍然在设计中很少去考虑信号完整性的问题。
现代数字电路可以高达GHz 频率并且上升时间在50ps以内。
在这样的速率下，在PCB设计走线上的疏忽即使是一个英尺，而由此造成的电压、时延和接口问题将不仅仅局限在这一根线上，还将会影响的全板及相邻的板。
这个问题在混合电路中尤为严重。
例如，考虑到在一个系统中有高性能的ADC到数字化接收模拟信号。
散布在ADC器件的数字输出端口上的能量可能很容易就达到130dB（10，000，000，000，000 倍）比模拟输入端口。
sic mosfet驱动及保护电路设计
撒电机MICROMOTORS第52卷第12期2019年 12月Vol. 52. No. 12Dec. 2019SiC MOSFET 驱动及保护电路设计柳舟洲(西安微电机研究所，西安710077)摘 要：SiC MOSFET 器件具有高耐压、低导通电阻、高频等优良特性，工业应用中具有明显优势，发展快速。
本文首先阐述了 SiC MOSFET 主要特性，分析了驱动电路的特点，并给出了基于分立器件的驱动及保护电路设计。
基于CREE 公司最新第三代器件，设计了驱动电路，并通过双脉冲电路及桥臂直通电路测试验证所设计的SiC 器件门极驱动电路参数及短路保护电路参数的准确性和合理性。
关键词：SiC MOSFET ； |'1极参数；双脉冲测试；桥臂直通短路中图分类号：TP272 文献标志码：A 文章编号：1001-6848(2019)12-0070-04Design of SiC MOSFET Driver and Protect CircuitLIU Zhouzhou(Xi' an Micromotor Research Institute , Xi 1 an 710077 , China )Abstract : SiC MOSFET devices have high voltage , low on ・resistance , high frequency and other excellentcharacteristics. SiC MOSFET develops rapidly in industrial application with obvious advantages. The design of driving function circuit based on discrete devices were given. Based on the latest third generation devices ofCREEE , the driving circuit was designed. The accuracy of driving parameters and characteristics for gate driv ing circuit of SiC device were verified by double pulse circuit test and ami shoot through short circuit test. Key words : SiC MOSFET ； driving parameters ； double pulse circuit test ； arm shoot through short circuito 引言SiC （碳化硅）是一种由硅（Si ）和碳（C ）构成的宽禁带半导体材料，绝缘击穿场强是Si 的10倍，带隙 是Si 的3倍，被认为是一种超越Si 极限的功率器件用材料。
pcb电路si设计
pcb电路si设计SI (Signal Integrity)设计是PCB（Printed Circuit Board，印刷电路板）设计中的一个重要环节。
SI设计的目标是确保信号在电路板上的传输过程中保持稳定，以避免信号丢失、干扰和时序偏差等问题。
本文将介绍SI设计的基本原理、常见问题和解决方法。
首先，SI设计的基本原理是根据电路板上信号的速度、功率、时序和噪声等参数，综合考虑电路板布线、终端设计、接地方案和层次堆叠等因素，来优化信号完整性。
在高速数字系统中，信号传输速度较快，每秒传输的数据量庞大，因此信号完整性问题尤为重要。
在SI设计中，常见的问题包括信号串扰、反射、时钟衰减和时序偏差等。
信号串扰是指不同信号线之间相互干扰的现象，可能导致信号损失或误判。
反射是指信号在接线过程中发生反射，导致信号波形畸变。
时钟衰减是指由于信号传输路径的损耗，导致时钟信号的幅度衰减，从而影响时序正确性。
时序偏差是指信号到达目标设备的时间与预期时间之间的差异，可能导致数据错误。
为了解决这些问题，SI设计中需要采取一系列措施。
首先，对于信号串扰问题，可以采用合理的布线规划，包括使用合适的信号层、保持合适的间距和减小信号线的长度等。
其次，对于反射问题，可以使用电路设计中的终端匹配技术，并合理选择阻抗匹配网络来消除反射。
然后，对于时钟衰减问题，可以采用合适的线材和阻抗设计来降低信号损耗，并合理布局电容和电感等被动元件。
最后，对于时序偏差问题，可以通过布线调整和时钟优化等方法来最小化时序偏差。
此外，SI设计还需要考虑接地方案。
一个好的接地方案可以降低信号噪声，提高信号完整性。
常见的接地方案包括单点接地和分区接地。
单点接地是指整个电路板只有一个地点作为接地点，所有的信号线都通过这个地点回流。
而分区接地是将电路板分为若干个地区，每个地区都有独立的接地平面。
选择适合的接地方案需要综合考虑信号特性和布线需求。
最后，SI设计还需要考虑电路板的层次堆叠。
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SI高速电路设计：EMI抑制4.3 EMI的控制我们知道，造成设备性能降低或失效的电磁干扰必须同时具备三个要素，首先是有一个电磁场所，其次是有干扰源和被干扰源，最后就是具备一条电磁干扰的耦合通路，以便把能量从干扰源传递到受干扰源。
因此，为解决设备的电磁兼容性，必须围绕这三点来分析。
一般情况下，对于EMI的控制，我们主要采用三种措施：屏蔽、滤波、接地。
这三种方法虽然有着独立的作用，但是相互之间是有关联的，良好的接地可以降低设备对屏蔽和滤波的要求，而良好的屏蔽也可以使滤波器的要求低一些。
下面，我们来分别介绍屏蔽、滤波和接地。
屏蔽能够有效的抑制通过空间传播的电磁干扰。
采用屏蔽的目的有两个，一个是限制内部的辐射电磁能量外泄出控制区域，另一个就是防止外来的辐射电磁能量入内部控制区。
按照屏蔽的机理，我们可以将屏蔽分为电场屏蔽、磁场屏蔽、和电磁场屏蔽。
4.3.1.1 电场屏蔽一般情况下，电场感应可以看成是分布电容间的耦合，图1-4-4是一个电场感应的示意图。
图1-4-4 电场感应示意图其中A为干扰源，B为受感应设备，其中Ua和Ub之间的关系为Ub=C1*Ua/(C1+C2)C1为A、B之间的分布电容；C2为受感应设备的对地电容。
根据示意图和等式，为了减弱B上面的地磁感应，使用的方法有EMI 控制技术现有的系统级 EMI控制技术包括：1.将电路封闭在一个 FARADAY（法拉第）盒中（注意包含电路的机械封装应该密封）来实现 EMI屏蔽；2.在电路板或者系统的 I/O端口采取滤波和衰减技术来实现 EMI 控制；3.实现电路的电场和磁场的严格屏蔽，或者在电路板上采取适当的设计技术严格控制 PCB 走线和电路板层（自屏蔽）的电容和电感，从而改善 EMI性能。
一般来说，越接近 EMI源，实现 EMI控制所需的成本就越小。
PCB 的集成电路芯片是EMI 最主要的能量来源，因此如果能够深入了解集成电路芯片的内部特征，可以简化 PCB和系统级设计中的 EMI控制。
EMI 的来源数字集成电路从逻辑高到逻辑低之间的转换或者从逻辑低到逻辑高之间的转换过程，输出端产生的方波信号频率并不是导致 EMI 的唯一频率成分。
该方波中包含频率范围宽广的正弦谐波分量，这些正弦谐波分量构成工程师所关心的 EMI频率成分。
最高的 EMI频率也称为 EMI发射带宽，它是信号上升时间而不是信号频率的函数。
计算 EMI发射带宽的公式为：F=0.35/Tr，其中：F 是频率，单位是 GHz；Tr 是单位为 ns（纳秒）的信号上升时间或者下降时间。
从上述公式不难看出，如果电路的开关频率为 50MHz，而采用的集成电路芯片的上升时间是 1ns，那么该电路的最高 EMI 发射频率将达到 350MHz ，远远大于该电路的开关频率。
而如果 IC 的上升时间为 500ps，那么该电路的最高 EMI 发射频率将高达 700 MHz。
众所周知，电路中的每一个电压值都对应一定的电流，同样每一个电流都存在对应的电压。
当IC 的输出在逻辑高到逻辑低或者逻辑低到逻辑高之间变换时，这些信号电压和信号电流就会产生电场和磁场，而这些电场和磁场的最高频率就发射带宽。
电场和磁场的强度以及对外辐射的百分比，不仅是信号上升时间的函数，同时也取决于对信号源到负载点之间信号信道上电容和电感的控制的好坏，在此，信号源位于 PCB 板的 IC 内部，而负载位于其它的 IC内部，这些 IC 可能在 PCB 上，也可能不在该 PCB 上。
为了有效地控制EMI，不仅需要关注 IC 芯片自身的电容和电感，同样需要重视 PCB 上存在的电容和电感。
当信号电压与信号回路之间的耦合不紧密时，电路的电容就会减小，因而对电场的抑制作用就会减弱，从而是 EMI 增大；电路中的电流也存在同样的情况，如果电流同返回路径之间耦合不佳，势必加大回路上的电感，从而增强了磁场，最终导致 EMI 增加。
换句话说，对电场控制不佳通常也会导致磁场抑制不佳。
用来控制电路板中电磁场的措施与用来抑制IC 封装中电磁场的措施大体相似。
正如同 PCB 设计的情况，IC 封装设计将极大地影响 EMI。
电路中相当一部分电磁辐射是由电源总线中的电压瞬变再成的。
当 IC 的输出级发生跳变并驱动相连的 PCB 线为逻辑“高”时，IC 芯片将从电源中吸纳电流，提供输出级所需的能量。
对于 IC 不断转换所产生的超高频电流而言，电源总线始于 PCB上的去耦网络，止于IC 的输出级。
如果输出级的信号上升时间为 1.0ns，那么 IC要在 1.0ns 这么短的时间内从电源上吸纳足够的电流来驱动 PCB 上的传输线。
电源总线上电压的瞬变取决于电源总线路径上的电感、吸纳的电流以及电流的传输时间。
电压的瞬变由下面的公式多定义：V=Ldi/dt，其中：L 是电流传输路径上电感的值；di 表示信号上升时间间隔内电流的变化；dt 表示电流的传输时间（信号的上升时间）。
由于 IC 管脚以及内部电路都是电源总线的一部分，而且吸纳电流和输出信号的上升时间也在一定程度上取决于 IC的工艺技术，依次选择合适的 IC 就可以在很大程度上控制上述公式中提到的所有三个要素。
IC封装在电磁干扰控制的作用IC 封装通常包括：硅基芯片、一个小型的内部 PCB 以及焊盘。
硅基芯片安装在小型的PCB 上，通过绑定线实现硅基芯片与焊盘之间的连接，在某些封装中也可以实现直接连接。
小型 PCB 实现硅基芯片上的信号和电源与 IC 封装上的对应管脚之间的连接，这样就实现了硅基芯片上信号和电源节点的对外延伸。
贯穿该 IC 的电源和信号的传输路径包括：硅基芯片、与小型 BCB 之间的联机、PCB 走线以及 IC 封装的输入和输出管脚。
对电容和电感（对应于电场和磁场）控制的好坏在很大程度上取决于整个传输路径设计的好坏。
某些设计特征将直接影响整个 IC 芯片封装的电容和电感。
首先看硅基芯片与内部小电路板之间的连接方式。
许多的 IC 芯片都采用绑定线来实现硅基芯片内部小电路板之间的连接，这是一种在硅基芯片与内部小电路板之间的极细的飞线。
这种技术之所以应用广泛是因为硅基芯片和内部小电路板的热胀系数(CTE)相近。
芯片本身是一种硅基器件，其热胀系数与典型的PCB 材料(如环氧树脂)的热胀系数有很大的差别。
如果硅基芯片的电气连接点直接安装在内部小 PCB 上的话，那么在一段相对较短的时间之后，IC 封装内部温度的变化导致热胀冷缩，这种方式的连接就会因为断裂而失效。
绑定线是一种适应这种特殊环境的引线方式，它可以承受大量的弯曲变形而不容易断裂。
采用绑定线的问题在于，每一个信号或者电源线的电流环路面积的增加将导致电感值升高。
获得较低电感值的优良设计就是实现硅基芯片与内部 PCB 之间的直接连接，也就是说硅基芯片的连接点直接粘接在PCB的焊盘上。
这就要求选择使用一种特殊的PCB板基材料，这种材料应该具有极低的 CTE。
而选择这种材料将导致 IC芯片整体成本的增加，因而采用这种工艺技术的芯片并不常见，但是只要这种将硅基芯片与载体 PCB 直接连接的 IC存在并且在设计方案中可行，那么采用这样的 IC 器件就是较好的选择。
一般来说，在 IC 封装设计中，降低电感并且增大信号与对应回路之间或者电源与地之间电容是选择集成电路芯片过程的首选考虑。
举例来说，小间距的表面贴装与大间距的表面贴装工艺相比，应该优先考虑选择采用小间距的表面贴装工艺封装的 IC 芯片，而这两种类型的表面贴装工艺封装的 IC 芯片都优于过孔引线类型的封装。
BGA 封装的 IC 芯片同任何常用的封装类型相比具有最低的引线电感。
从电容和电感控制的角度来看，小型的封装和更细的间距通常总是代表性能的提高。
引线结构设计的一个重要特征是管脚的分配。
由于电感和电容值的大小都取决于信号或者是电源与返回路径之间的接近程度，因此要考虑足够多的返回路径。
电源和地管脚应该成对分配，每一个电源管脚都应该有对应的地管脚相邻分布，而且在这种引线结构中应该分配多个电源和地管脚对。
这两方面的特征都将极大地降低电源和地之间的环路电感，有助于减少电源总线上的电压瞬变，从而降低 EMI。
由于习惯上的原因，现在市场上的许多 IC 芯片并没有完全遵循上述设计规则，然而 IC 设计和生产厂商都深刻理解这种设计方法的优点，因而在新的 IC 芯片设计和发布时 IC 厂商更关注电源的连接。
理想情况下，要为每一个信号管脚都分配一个相邻的信号返回管脚(如地管脚)。
实际情况并非如此，即使思想最前卫的 IC 厂商也没有如此分配 IC 芯片的管脚，而是采用其它折衷方法。
在 BGA封装中，一种行之有效的设计方法是在每组八个信号管脚的中心设置一个信号的返回管脚，在这种管脚排列方式下，每一个信号与信号返回路径之间仅相差一个管脚的距离。
而对于四方扁平封装(QFP)或者其它鸥翼(gull wing)型封装形式的 IC来说，在信号组的中心放置一个信号的返回路径是不现实的，即便这样也必须保证每隔 4 到6 个管脚就放置一个信号返回管脚。
需要注意的是，不同的 IC 工艺技术可能采用不同的信号返回电压。
有的 IC 使用地管脚(如 TTL 器件)作为信号的返回路径，而有的 IC 则使用电源管脚(如绝大多数的ECL器件)作为信号的返回路径，也有的IC同时使用电源和地管脚(比如大多数的CMOS器件)作为信号的返回路径。
因此设计工程师必须熟悉设计中使用的 IC芯片逻辑系列，了解它们的相关工作情况。
IC 芯片中电源和地管脚的合理分布不仅能够降低 EMI，而且可以极大地改善地弹反射(ground bounce)效果。
当驱动传输线的器件试图将传输线下拉到逻辑低时，地弹反射却仍然维持该传输线在逻辑低阈值电平之上，地弹反射可能导致电路的失效或者故障。
IC 封装中另一个需要关注的重要问题是芯片内部的 PCB 设计，内部PCB 通常也是 IC封装中最大的组成部分，在内部 PCB 设计时如果能够实现电容和电感的严格控制，将极大地改善设计系统的整体 EMI 性能。
如果这是一个两层的 PCB 板，至少要求 PCB 板的一面为连续的地平面层，PCB 板的另一层是电源和信号的布线层。
更理想的情况是四层的 PCB板，中间的两层分别是电源和地平面层，外面的两层作为信号的布线层。
由于 IC 封装内部的 PCB 通常都非常薄，四层板结构的设计将引出两个高电容、低电感的布线层，它特别适合于电源分配以及需要严格控制的进出该封装的输入输出信号。
低阻抗的平面层可以极大地降低电源总线上的电压瞬变，从而极大地改善 EMI 性能。
这种受控的信号线不仅有利于降低 EMI，同样对于确保进出 IC 的信号的完整性也起到重要的作用。
其它相关的 IC工艺技术问题集成电路芯片偏置和驱动的电源电压 Vcc 是选择 IC 时要注意的重要问题。