集成电路设计自动化 讲义 Lect04_DPI_SFG_Method_(Short)
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集成电路设计自动化 讲义 Lect01_Course_Overview
• In other areas, IoT, big data, cloud computing, the same issue of “complexity” exists.
2015
lHale Waihona Puke cture 1slide 5
Structural Approach
• “Structural thinking” is considered an effective approach to addressing “complexity”.
Write a 2D plotter in C++ (must be C++) Use a graphical toolkit compatible to C++ (like Qt) Will provide reference code (with student assistance)
• Teaching Software Engineering Principles
• In terms of programming, probably the C++ programming language can best serve us “structural thinking”.
• “Structural thinking” means the following abilities:
software skills
• Such skills are indispensible to do PhD research,
• they are also useful for those working in related areas.
2015
2015
lHale Waihona Puke cture 1slide 5
Structural Approach
• “Structural thinking” is considered an effective approach to addressing “complexity”.
Write a 2D plotter in C++ (must be C++) Use a graphical toolkit compatible to C++ (like Qt) Will provide reference code (with student assistance)
• Teaching Software Engineering Principles
• In terms of programming, probably the C++ programming language can best serve us “structural thinking”.
• “Structural thinking” means the following abilities:
software skills
• Such skills are indispensible to do PhD research,
• they are also useful for those working in related areas.
2015
【精品课件】集成电路设计基础
IE E
注意：
αFIF αRIR
C A
n B
p
n A’
E NPN管
虽然NPN晶体管常被设想为在两个N沟层之间夹着一个 P型区的对称型三层结构。但与MOS器件不同的是：集电 区与发射区这两个电极不能互换。
改进的EM模型
Cbc
B RB Cbe
C
RC
Cjs
I bc BR I be
BF
Ibe- Ibc
RE
L0－版图上几何沟道长度，L0－2 LD＝L为有效沟道长度 ；
γ φ φ VTH－阈值电压：V T H V T 0 2 F V S B 2 F
MOS1模型器件工作特性
（2）饱和区 当VGS>VTH，VDS>VGS－VTH，MOS管工作在饱和区。 电流方程为：
λ ID SK 2 PL 0 W 2L DV G SV T H 21V DS
（3）两个衬底PN结 两个衬底结中的电流可用类似二极管的公式来模拟。
MOS1模型衬底PN结电流公式
G
+
+
CGB
rS
CGS VGS -
S +
CBS
-
VGD
I DS
-
-
-
VBS
V BD
+
+
CGD rD
D
CBD
当VBS<0时
IBS
qISS kT
VBS
当VBS>0时
IBSISSexpqkVB TS1
B
当VBD<0时 当VBD>0时
MOS器件二阶效应
（5）沟道长度调制效应 当VDS增大时，MOS管的漏端沟道被夹断并进入饱和，
集成电路设计自动化 讲义 Lect02a_Cygwin_OS
2015-09-24
Lecture 2
slide 5
Use Cygwin
• After successful installation, you’ll see the Cygwin icon on you desktop.
• Double click the icon, you see a black window pops up.
• So, learning some Linux basics is equivalent to learning Cygwin
Command line commands Environment setup Shell scripts
• Most important things:
1. Set up a basic OS environment (consult TA) 2. Install a text editor: vi (or gvim) 3. Cygwin includes “vi”.
cd ( just type cd at any dir ) pwd ( show the current path )
• You’ll see “/home/[computer_name]” • Type
ls –a ( -a means “to list all” )
• You should see a file named “.bashrc” among others.
• GNU + Cygnus + Windows = CYGWIN
• What is Cygwin?
Cygwin is a Linus-like environment for Windows.
• Where to get Cygwin?
集成电路版图设计基础第四章：标准单元技术PPT课件
开发标准单元库的原因：
对于全定制设计来说，独立模块的规模过于庞大和复杂，因此就 存在着加快电路和版图设计过程的需要。
缺乏具有手工实现复杂全定制模块设计能力的专业人员，而自动 化工具缓解了这个问题。
典型加工工艺的进步，包括布线金属层从1层金属增加到2层金属 或3层金属。对最佳结果的实现，这进一步增加了全定制版图设 计过程的复杂性。
由于单元可以在各个方向对接，所以一个单元的每一边（上、下、 左、右）都应当落在半个网格的位置上。
grid point butting edges
power rail on-grid wire
school of phye
21
网格式布线系统要求的库设计规则
半尺寸设计规则：half-design rule
school of phye
12
标准网格 - 网格式布线器 grid-based router
determining our minimum wire widths and minimum spacing between wires dictate how coarse or fine our grid will be.
school of phye
5
标准网格 - 网格式布线器 grid-based router
techfile - PHYSICAL RULES
please remember these definitions:
width、space、area、enclosure、overlap、extension
布线通道可以是所希望的任何高度。 这样做的好处：
1. 留出空间供布线； 2. 单元无需翻转； 3. 易于软件编程。
“design rules determine grid size.”
对于全定制设计来说，独立模块的规模过于庞大和复杂，因此就 存在着加快电路和版图设计过程的需要。
缺乏具有手工实现复杂全定制模块设计能力的专业人员，而自动 化工具缓解了这个问题。
典型加工工艺的进步，包括布线金属层从1层金属增加到2层金属 或3层金属。对最佳结果的实现，这进一步增加了全定制版图设 计过程的复杂性。
由于单元可以在各个方向对接，所以一个单元的每一边（上、下、 左、右）都应当落在半个网格的位置上。
grid point butting edges
power rail on-grid wire
school of phye
21
网格式布线系统要求的库设计规则
半尺寸设计规则：half-design rule
school of phye
12
标准网格 - 网格式布线器 grid-based router
determining our minimum wire widths and minimum spacing between wires dictate how coarse or fine our grid will be.
school of phye
5
标准网格 - 网格式布线器 grid-based router
techfile - PHYSICAL RULES
please remember these definitions:
width、space、area、enclosure、overlap、extension
布线通道可以是所希望的任何高度。 这样做的好处：
1. 留出空间供布线； 2. 单元无需翻转； 3. 易于软件编程。
“design rules determine grid size.”
《集成电路》 讲义
《集成电路》讲义一、什么是集成电路集成电路，这个听起来有些“高大上”的名词，其实已经深深地融入了我们的日常生活。
简单来说，集成电路就是把大量的电子元件，比如晶体管、电阻、电容等，集成在一个小小的芯片上。
想象一下，在一个极其微小的空间里，密密麻麻地排列着无数的电子元件，它们协同工作，实现各种各样的功能。
这就像是在一个小小的城市里，有着无数的居民和设施，共同维持着城市的运转。
集成电路的出现，彻底改变了电子技术的发展进程。
在过去，电子设备往往体积庞大、功能单一，而有了集成电路，电子设备变得越来越小巧、功能越来越强大。
从我们日常使用的手机、电脑，到汽车里的控制系统、医疗设备中的检测仪器，集成电路无处不在。
二、集成电路的发展历程集成电路的发展可以追溯到上世纪 50 年代。
当时，科学家们开始尝试在一块半导体材料上制造多个电子元件。
1958 年，杰克·基尔比（Jack Kilby）发明了第一块集成电路，这是电子技术发展的一个重要里程碑。
在接下来的几十年里，集成电路的技术不断进步。
从最初的小规模集成电路（SSI），到中规模集成电路（MSI）、大规模集成电路（LSI），再到超大规模集成电路（VLSI）和特大规模集成电路（ULSI），集成度越来越高，芯片上能够容纳的电子元件数量呈指数级增长。
同时，制造工艺也在不断改进。
从微米级到纳米级，芯片的制造精度越来越高，性能也越来越强。
如今，最先进的集成电路制造工艺已经达到了 5 纳米甚至更小的尺寸。
三、集成电路的制造过程集成电路的制造是一个极其复杂和精细的过程，就像是在微观世界里进行一场精密的“建筑工程”。
首先，需要准备一块纯净的半导体材料，通常是硅。
然后，通过一系列的工艺步骤，在硅片上形成一层又一层的薄膜，这些薄膜就像是建筑物的“墙壁”和“地板”。
接下来，使用光刻技术在硅片上刻画出电路图案。
这就像是在一张纸上绘制出一幅极其精细的蓝图。
光刻过程中，需要使用到光刻机，这是集成电路制造中最关键的设备之一。
集成电路设计讲义内容简介
引言：介绍我国集成电路设计企业的现状。
讲述内容综述：以实际的CMOS低压差线性稳压器为具体事例，按照现阶段我国集成电路设计企业常规的流程，从产品的定义、电路设计、版图设计、制版、Wafer测试、封装、末测、可靠性测试、典型应用方案调试、产品说明书的编写，讲述完整的流程。
第一章产品定义1.1 集成电路产品定义的依据通常是根据集成电路产品的实际用途定义其功能和性能指标。
主要内容包括：1）产品型号和名称：2）产品主要特征3）产品的应用领域4）产品的整体功能说明5）产品的典型应用电路图6）产品的极限参数7）产品的管脚功能排列和封装形式说明8）产品的管脚功能说明9）电路的系统框图10）典型应用说明1.1.1 定义产品过程中要事先考虑的问题：除要满足客户对产品的功能和性能要求之外，还要考虑产品价格以及客户使用产品的生产成本。
1）采用何种工艺才能满足该集成电路产品的性能指标要求？通常会在选择的集成电路加工工艺与加工成本之间这种处理。
2）如果市场上有同类电路产品，要考虑您定义的产品在性能上、价格上、等有什么优势? 若市场上无此类产品也要尽量考虑使产品有较高的性价比，以防替代产品的竞争力超过该产品。
产品设计与生产的产生的直接费用组成：掩膜版费用、工艺技术费用、圆片测试费用、封装费用、成品测试费用。
实际上用户最在意整个电路系统的成本：1）电路系统BOM表中总器件数量和费用，决定了客户的器件采购成本；2）电路系统的外接器件数量决定了PCB版的大小和生产成本；3）给出的典型应用的合理性决定了生产的成品率和返修率；1.1.2 具有何种能力的人才能胜任产品定义的工作？1）非常熟悉完整集成电路研发流程2）熟悉各种集成电路工艺加工技术3）熟悉集成电路的系统应用4）熟悉集成电路的系统架构5）熟悉集成电路系统架构中的各子模块的具体实现简言之：在公司中，必须是一位“大师级的人物”。
第二章集成电路设计实例介绍LDO基础理论介绍：2.1 产品中的子电路模块设计与仿真2.1.1以最简单的CMOS-LDO为例。
《集成电路设计方法》课件
消费电子领域
集成电路在消费电子领域中广泛应用于手机、电视、音响等电子产品 中，实现音频、视频信号的处理和传输。
工业控制领域
集成电路在工业控制领域中是各种自动化设备和系统的关键组成部分 ，对工业生产的自动化和智能化起着重要作用。
02
集成电路设计流程
规格制定
确定芯片功能需求
01
通过市场调研和技术分析，明确芯片需要实现的功能和性能要
时序分析
对设计的物理版图进行时序分析，确保各个模块之间 的信号传输满足时序要求。
布图设计
01
02
03
生成掩膜版
根据布线设计的结果，生 成相应的掩膜版，用于制 造芯片的各个层。
布图验证
对生成的掩膜版进行验证 ，确保其符合设计要求， 没有错误或遗漏。
交付生产
将最终的掩膜版交付给制 造厂商，进行芯片的生产 。
使用硬件描述语言（如Verilog或 VHDL）将算法和逻辑电路描述 出来。
通过仿真工具对设计的逻辑电路 进行功能仿真和验证，确保其符 合规格要求。
物理设计
布局规划
根据逻辑电路的结构和性能要求，进行布局规划，确 定各个模块的位置和连接方式。
布线设计
根据布局规划，进行布线设计，确定各个模块之间的 连接路径和宽度。
集成电路的发展趋势
未来集成电路将继续朝着更高集成度、更低功耗、更可靠 性的方向发展，同时将与人工智能、物联网等技术融合， 实现更广泛的应用。
集成电路的应用领域
通信领域
集成电路在通信领域中广泛应用于基站、路由器、交换机等通信设备 中，实现信号的传输和处理。
计算机领域
集成电路在计算机领域中是中央处理器、内存、显卡等核心部件的主 要组成部分，对计算机的性能和可靠性起着至关重要的作用。
集成电路在消费电子领域中广泛应用于手机、电视、音响等电子产品 中，实现音频、视频信号的处理和传输。
工业控制领域
集成电路在工业控制领域中是各种自动化设备和系统的关键组成部分 ，对工业生产的自动化和智能化起着重要作用。
02
集成电路设计流程
规格制定
确定芯片功能需求
01
通过市场调研和技术分析，明确芯片需要实现的功能和性能要
时序分析
对设计的物理版图进行时序分析，确保各个模块之间 的信号传输满足时序要求。
布图设计
01
02
03
生成掩膜版
根据布线设计的结果，生 成相应的掩膜版，用于制 造芯片的各个层。
布图验证
对生成的掩膜版进行验证 ，确保其符合设计要求， 没有错误或遗漏。
交付生产
将最终的掩膜版交付给制 造厂商，进行芯片的生产 。
使用硬件描述语言（如Verilog或 VHDL）将算法和逻辑电路描述 出来。
通过仿真工具对设计的逻辑电路 进行功能仿真和验证，确保其符 合规格要求。
物理设计
布局规划
根据逻辑电路的结构和性能要求，进行布局规划，确 定各个模块的位置和连接方式。
布线设计
根据布局规划，进行布线设计，确定各个模块之间的 连接路径和宽度。
集成电路的发展趋势
未来集成电路将继续朝着更高集成度、更低功耗、更可靠 性的方向发展，同时将与人工智能、物联网等技术融合， 实现更广泛的应用。
集成电路的应用领域
通信领域
集成电路在通信领域中广泛应用于基站、路由器、交换机等通信设备 中，实现信号的传输和处理。
计算机领域
集成电路在计算机领域中是中央处理器、内存、显卡等核心部件的主 要组成部分，对计算机的性能和可靠性起着至关重要的作用。
集成电路设计自动化 讲义 Lect05_Two_Stage_PZ_Analysis(update)
GBW
ωT
log10 (ω)
0°
−45° −90°
−135° compensated
−180°
2015-09-05
uncompensated
Lecture 5
phase margin
log10 (ω)
slide 20
Gain-Bandwidth Product (GBW)
D(s) = 1 + s[RII (CII + CC ) + RI (CI + CC ) + RI RII gmIICC ] + s2RI RII [CICII + CC (CI + CII )]
-1/p1
(Dominating term)
1/p1p2
p1
= −1 / [RII (CII
+ CC ) +
Mixed-Signal Design and Automation Methods 混合信号电路设计与自动化方法
Lecture 5. Pole/Zero Analysis of Two-Stage
Amplifiers
Prof. Guoyong Shi shiguoyong@ School of Micro/Nano-electronics Shanghai Jiao Tong University
2015
Outline
• Small-signal MOS models • Two-stage opamp small-signal model • Two-pole analysis • Deriving poles and zeros by DPI • Frequency compensation • Design for phase margin • Pole/zero intuitions • Design strategies for zero
《集成电路设计》课件
掺杂与刻蚀
在晶圆表面进行掺杂和刻蚀， 形成电路元件和互连结构。
晶圆制备
将高纯度硅晶棒进行切片，得 到晶圆片，作为集成电路制造 的基础材料。
图案转移
将设计好的电路图案通过光刻 技术转移到晶圆表面，形成电 路图形。
金属化与封装
在晶圆表面沉积金属，形成电 路的互连线路，并将单个芯片 封装成最终的产品。
集成电路工艺材料
详细描述
数字集成电路设计案例通常包括门电路设计、触发器设计、寄存器设计等，这些基本单元是构成复杂数字系统的 基石。此外，数字系统级的设计案例包括微处理器、微控制器、数字信号处理器等，这些系统级芯片广泛应用于 计算机、通信、控制等领域。
模拟集成电路设计案例
总结词
模拟集成电路设计案例主要涉及放大器、滤波器、比较器等模拟电路单元的设计，以及模拟系统级的 设计。
电视、音响、游戏机 等。
工业控制
PLC、DCS、机器人 等。
汽车电子
发动机控制、ABS、 ESP等。
02
集成电路设计基础
集成电路设计流程
需求分析
对产品需求进行调研，明确设计目标、性能 指标和限制条件。
规格制定
根据需求分析结果，制定出具体的规格说明书 ，包括芯片功能、性能参数等。
架构设计
根据规格说明书，设计出芯片的总体结构，包括 各个模块的组成和相互关系。
电路仿真工具
用于模拟电路的行为和性能， 常用的有ModelSim和 Matlab Simulink。
物理设计工具
用于将电路设计转换为版图， 常用的有Cadence和 Synopsys。
测试工具
用于测试芯片的性能和功能， 常用的有JTAG和Boundary Scan。
电子行业集成电路设计培训ppt
总结词
高精度、低噪声、稳定性强
详细描述
高性能模拟电路的集成电路设计要求高精度 、低噪声和稳定性强。这类电路通常用于信 号的采集、放大和处理，需要保证信号的质 量和稳定性。在设计过程中，需要考虑到电 路的噪声、线性范围和稳定性等因素，以确
保其性能达到最优。
案例三
总结词
多核处理、低功耗、集成度高
详细描述
详细描述
集成电路是将晶体管、电阻、电容、电感等电子元件，以及连接它们的金属导线，全部集成在一块衬底上，完成 一定的电路或系统功能的微型电子部件。其尺寸小、重量轻、可靠性高，同时具有高速度、低功耗、低成本等优 点，广泛应用于通信、计算机、消费电子、工业控制等领域。
集成电路的发展历程
总结词
集成电路的发展经历了从小规模集成电路到大规模集 成电路再到超大规模集成电路的演变过程，其技术不 断革新，性能不断提升。
设计规则检查和布局与电路图一致性 检查，确保版图设计的正确性。
版图编辑工具
如Laker、Virtuoso等，用于绘制集 成电路版图。
集成电路仿真与验证
功能仿真
使用仿真软件对电路功 能进行模拟，验证电路
功能正确性。
时序仿真
对电路进行时序分析， 确保电路时序满足要求
。
形式验证
使用数学方法验证电路 设计的正确性。
系统级芯片（SoC）是一种高度集成的集成电路，通常包含多个处理器核、存储器和其 他外设。由于其高度的集成度和低功耗要求，设计者需要在有限的面积和功耗预算内实 现最优的性能。在设计过程中，需要考虑到多核处理器的调度、功耗管理和接口设计等
因素。
感谢您的观看
THANKS
02 集成电路设计基础知识
电路分析基础
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node. • Collect the currents entering each DPI node. • Complete the SFG
2015-09
Lecture 4. DPI
slide 11
Example 2: Current Mirror
= IM1 gm1(Va − V1); = IM 2 gm2 (Vb − V1); I= M 4 I= M 3 IM 1
gm3
Vout
( ) sCm1 + Y3 −1
sCm2
Mixed-Signal Design and Automation Methods 混合信号电路设计与自动化方法
Lecture 4
Driving Point Impedance (DPI) Method
Prof. Guoyong Shi shiguoyong@ School of Micro/Nano-electronics Shanghai Jiao Tong University
1 gds2 + gds4
2015-09
Lecture 4. DPI
M3 Va
M1
M4 V2
2
Vb M2
1
Ibias
Both IM4 and (- IM2) entering node “2”
slide 12
SFG for the Current Mirror
From Ochoa (1998)
common src point
Vin
Y1
I D,1
1/ (Y1 + Y2 ) V1
Y2 −gm
currents entering node (2)
I D,2
Vo
1/ (Y2 + Yo )
2015-09
Y2
From Ochoa (1998)
Lecture 4. DPI
slide 10
Highlights of Steps
• Mark the nodes (as the Driving Points) • Capture the Driving Point Impedance (DPI) @ each
G1(V2-V1) + G2(V2) + G3(V2-V3) = 0
Separating the voltages
IS1 = G1V1
2015-09
2 V2
-G1V1 + (G1+G2+ G3) V2 - G3V3 = 0
IS3 = G3V3
viewed as
current srcs
Gˆ = G1 + G2 + G3 (sum of admittances)
2015-09
Lecture 4. DPI
slide 21
DPI Analysis
= Y1 1/ R1 + sC1 = Y2 1/ R2 + sC2 = Y3 1/ R3 + sCL
sCm1
Vin
gm1
sCm2
Vo1
( ) sCm1 + sCm2 + Y1 −1
-gm2
sCm2
Three loops in the SFG
2015-09
Lecture 4. DPI
slide 2
Outline
• Driving Point Impedance (DPI) method • Signal Flow Graph (SFG) method • Examples
Two-stage opamp transfer function
IM 1 + IM 2 = 0 (small-signal Ibias = 0)
gm1(Va − V1) + gm2(Vb − V1) = 0
gm1Va + gm2Vb =( gm1 + gm2 )V1
= V2
(IM
4
−
IM
2)
g ds 2
1 +
g ds 4
DPI at node “2”
[ ] =
gm1(Va − V1) − gm2 (Vb − V1)
Lecture 4. DPI
slide 5
Circuit Example
1
Vin
R1 2
R2 0
R3 3
+
R4 Vout
-
Consider two driving points at nodes “2” and
“3”
1
R1 2
R3
3
2
R3
3
2015-09
R2 0
Lecture 4. DPI
R4 0 slide 6
Y. –J. Kim and S. –H. Lee, “A 10-b 120-MS/s 45 nm CMOS ADC using a re-configurable threestage switched amplifier,” Analog Integrated Circuits and Signal Processing, vol. 72, 75-87, 2012.
C1 v2 −
(gm2 )v2
R2
C2
2 V2
gm1v1
sCcvo
G1 + s(C1 + Cc )
3 Vo
(gm2 − sCc )v2
3 Vo
sCcv2
gm2v2
G2 + s(C2 + Cc )
G2 + s(C2 + Cc )
2015-09
Lecture 4. DPI
slide 18
Two-stage opamp (SFG)
I D,3 = G3V2
IS 3 = G3V3 Gˆ = G1 + G2 + G3 (lumped DP admittance)
Lecture 4. DPI
R4 0
3 V3 G=ˆ G3 + G4
slide 1
DP impedance
( ) 2 V2Z2 = G1 + G2 + G3 −1
2 V2
gm1v1
sCcvo
G1 + s(C1 + Cc )
(gm2 − sCc )v2
3 Vo
G2 + s(C2 + Cc )
V1
− g m1
V2
1/ (G1 + s(C1 + Cc ))
sCc − gm2
Vo
1/ (G2 + s(C2 + Cc ))
sCc
2015-09
Lecture 4. DPI
2015-09
D(s) ≡ G1G2 + s[G1C2 + G2C1 + Cc (G1 + G2 + gm2 )] + s2[C1C2 + (C1 + C2 )Cc ]
Lecture 4. DPI
Two poles in LHP
slide 20
RNMC opamp
Reversed nested Miller compensation (RNMC) amplifier
M3
M4
V2
2
Va
M1 M 2
Vb
1
Va
gm1
Vb
gm2
2015-09
gm1 -gm1
1/(gm1+gm2)
gm2
V1
-gm2
Lecture 4. DPI
gm1(Va − V1)
V2
1/(gds2+gds4)
−gm2(Vb − V1)
slide 13
Example 3
1 V1
M 2 go2
Y1
Vi
Yf
Vi H (s)
Vo
yi
gm yo
Vout YL
V1
Y1
2015-09
Vi
1 (Y1 + Yf + yi )
−gm + Yf
Yf
1 (Yf + YL + yo )
Vout
Lecture 4. DPI
From Ochoa (1998)
slide 16
Two-Stage Opamp Analysis
From Ochoa (1998)
slide 14
Example 4
V2
2
Y2
1
Yx
Vx
Ibias
V1 Y1
Vx
−gm
2015-09
V1
1 (Y1 + Yx )
Yx
Yx
Lecture 4. DPI
1 (Y2 + Yx )
V2
From Ochoa (1998)
slide 15
Example 5
Y1 V1
+ G3 )(G3 + G3 )(G3
+ G4 ) + G4 )
1
=
(G1
+
G2
+
G1G3 G3 )(G3
+
G4 )
−
G32
Vin
R1 2 R2
2015-09
0 Lecture 4. DPI
R3
3
+
R4 Vout
-
slide 9
Example 1
Y2
2
Vo
Vin
V1
2015-09
Lecture 4. DPI
slide 11
Example 2: Current Mirror
= IM1 gm1(Va − V1); = IM 2 gm2 (Vb − V1); I= M 4 I= M 3 IM 1
gm3
Vout
( ) sCm1 + Y3 −1
sCm2
Mixed-Signal Design and Automation Methods 混合信号电路设计与自动化方法
Lecture 4
Driving Point Impedance (DPI) Method
Prof. Guoyong Shi shiguoyong@ School of Micro/Nano-electronics Shanghai Jiao Tong University
1 gds2 + gds4
2015-09
Lecture 4. DPI
M3 Va
M1
M4 V2
2
Vb M2
1
Ibias
Both IM4 and (- IM2) entering node “2”
slide 12
SFG for the Current Mirror
From Ochoa (1998)
common src point
Vin
Y1
I D,1
1/ (Y1 + Y2 ) V1
Y2 −gm
currents entering node (2)
I D,2
Vo
1/ (Y2 + Yo )
2015-09
Y2
From Ochoa (1998)
Lecture 4. DPI
slide 10
Highlights of Steps
• Mark the nodes (as the Driving Points) • Capture the Driving Point Impedance (DPI) @ each
G1(V2-V1) + G2(V2) + G3(V2-V3) = 0
Separating the voltages
IS1 = G1V1
2015-09
2 V2
-G1V1 + (G1+G2+ G3) V2 - G3V3 = 0
IS3 = G3V3
viewed as
current srcs
Gˆ = G1 + G2 + G3 (sum of admittances)
2015-09
Lecture 4. DPI
slide 21
DPI Analysis
= Y1 1/ R1 + sC1 = Y2 1/ R2 + sC2 = Y3 1/ R3 + sCL
sCm1
Vin
gm1
sCm2
Vo1
( ) sCm1 + sCm2 + Y1 −1
-gm2
sCm2
Three loops in the SFG
2015-09
Lecture 4. DPI
slide 2
Outline
• Driving Point Impedance (DPI) method • Signal Flow Graph (SFG) method • Examples
Two-stage opamp transfer function
IM 1 + IM 2 = 0 (small-signal Ibias = 0)
gm1(Va − V1) + gm2(Vb − V1) = 0
gm1Va + gm2Vb =( gm1 + gm2 )V1
= V2
(IM
4
−
IM
2)
g ds 2
1 +
g ds 4
DPI at node “2”
[ ] =
gm1(Va − V1) − gm2 (Vb − V1)
Lecture 4. DPI
slide 5
Circuit Example
1
Vin
R1 2
R2 0
R3 3
+
R4 Vout
-
Consider two driving points at nodes “2” and
“3”
1
R1 2
R3
3
2
R3
3
2015-09
R2 0
Lecture 4. DPI
R4 0 slide 6
Y. –J. Kim and S. –H. Lee, “A 10-b 120-MS/s 45 nm CMOS ADC using a re-configurable threestage switched amplifier,” Analog Integrated Circuits and Signal Processing, vol. 72, 75-87, 2012.
C1 v2 −
(gm2 )v2
R2
C2
2 V2
gm1v1
sCcvo
G1 + s(C1 + Cc )
3 Vo
(gm2 − sCc )v2
3 Vo
sCcv2
gm2v2
G2 + s(C2 + Cc )
G2 + s(C2 + Cc )
2015-09
Lecture 4. DPI
slide 18
Two-stage opamp (SFG)
I D,3 = G3V2
IS 3 = G3V3 Gˆ = G1 + G2 + G3 (lumped DP admittance)
Lecture 4. DPI
R4 0
3 V3 G=ˆ G3 + G4
slide 1
DP impedance
( ) 2 V2Z2 = G1 + G2 + G3 −1
2 V2
gm1v1
sCcvo
G1 + s(C1 + Cc )
(gm2 − sCc )v2
3 Vo
G2 + s(C2 + Cc )
V1
− g m1
V2
1/ (G1 + s(C1 + Cc ))
sCc − gm2
Vo
1/ (G2 + s(C2 + Cc ))
sCc
2015-09
Lecture 4. DPI
2015-09
D(s) ≡ G1G2 + s[G1C2 + G2C1 + Cc (G1 + G2 + gm2 )] + s2[C1C2 + (C1 + C2 )Cc ]
Lecture 4. DPI
Two poles in LHP
slide 20
RNMC opamp
Reversed nested Miller compensation (RNMC) amplifier
M3
M4
V2
2
Va
M1 M 2
Vb
1
Va
gm1
Vb
gm2
2015-09
gm1 -gm1
1/(gm1+gm2)
gm2
V1
-gm2
Lecture 4. DPI
gm1(Va − V1)
V2
1/(gds2+gds4)
−gm2(Vb − V1)
slide 13
Example 3
1 V1
M 2 go2
Y1
Vi
Yf
Vi H (s)
Vo
yi
gm yo
Vout YL
V1
Y1
2015-09
Vi
1 (Y1 + Yf + yi )
−gm + Yf
Yf
1 (Yf + YL + yo )
Vout
Lecture 4. DPI
From Ochoa (1998)
slide 16
Two-Stage Opamp Analysis
From Ochoa (1998)
slide 14
Example 4
V2
2
Y2
1
Yx
Vx
Ibias
V1 Y1
Vx
−gm
2015-09
V1
1 (Y1 + Yx )
Yx
Yx
Lecture 4. DPI
1 (Y2 + Yx )
V2
From Ochoa (1998)
slide 15
Example 5
Y1 V1
+ G3 )(G3 + G3 )(G3
+ G4 ) + G4 )
1
=
(G1
+
G2
+
G1G3 G3 )(G3
+
G4 )
−
G32
Vin
R1 2 R2
2015-09
0 Lecture 4. DPI
R3
3
+
R4 Vout
-
slide 9
Example 1
Y2
2
Vo
Vin
V1