1011序列检测器
设计一个六进制的计数器
设计一个六进制的计数器，需要( )个状态变量。
<答案>4填空题 0.5 2 1在同步时序电路中，如果状态A和状态B等效，状态A和状态C也等效，则状态B和状态C( )<答案>等效填空题 0.3 1 1Mealy型同步时序电路的输出是( ) 和( ) 的函数<答案>输入现态填空题 0.4 1 2时序逻辑电路的特点是( )<答案>具有记忆功能填空题 0.4 2 1时序逻辑电路由( ) 和( )组成<答案>组合电路存储(记忆)部件填空题 0.4 2 2在同一时刻,一个触发器只有两个状态（）<答案>F判断题 0.2 1 0请举例说明“多数表决电路”为什么是一个组合逻辑电路？<答案>以3变量输入电路为例F（A，B，C）= ∑m(3,5,6,7)=AB+AC+BC =AB + AC + BC该电路用4个与非门即可完成，无反馈回路。
由此可以说明“多数表决电路”是一个组合逻辑电路。
分析题 0.4 8 0“计数器”是组合逻辑电路还是时序逻辑电路，举例说明为什么？<答案>A填空题 0.4 2 1在时钟控制触发器中，置位、复位信号、时钟脉冲信号和激励信号各有何作用？<答案>A填空题 0.4 2 1电路的“空翻”是由于触发器所能表示的状态数（）电路所需状态数。
<答案>A填空题 0.4 2 1设计一个六进制同步计数器，至少需要个状态变量。
<答案>A填空题 0.4 2 1一个四选一数据选择器一共有四个输入端和一个输出端。
…………（）<答案>A判断题 0.2 1 0JK触发器在CP脉冲作用下，欲使Q（n+1）=Q n，则输入信号应为（）。
①J=K=1 ②J=Q，K=Q ③J=Q，K=Q ④J=Q，K=1<答案>A选择题 0.4 2 4电路“挂起”是由于触发器所能表示的状态数大于电路所需状态数。
序列(1111)检测器
序列检测器Verilog`timescale 1ns/1nsmodule test_aareg clk,rst;reg[23:0]data;wire[2:0]state;wire z,x;assign x=data[23];always #10 clk=~clk;always@(posedge clk)data={data[22:0],data[23]};initialbeginclk=0;rst=1;#2 rst=0;#30 rst=1; //reset signaldata='b0011_1110_1111_0110_1011; //input signalendaa m0(.x(x),.z(z),.clk(clk),.rst(rst),.state(state));endmodulemodule aa(x,z,clk,rst,state);input x,clk,rst;output z;output[2:0]state;reg[2:0]state; //state registerwire z;parameter IDLE='d0,A='d1,B='d2,C='d3,D='d4;assign z=((state==C&&x==1)||(state==D&&x==1))?1:0;//when "1111"'s last number "1"comes,turn to Calways@(posedge clk)if(!rst)beginstate<=IDLE;endelsecasex(state)IDLE:if(x==1) //the first number is right,mark A beginstate<=A;endelse state<=IDLE;A:if(x==1) //the second number is right,mark B beginstate<=B;endelse state<=IDLE;B:if(x==1) //the third number is right,mark Cbeginstate<=C;endelse //the third number is wrong ,mark IDLE beginstate<=IDLE;endC:if(x==1) //the forth number is rightbeginstate<=D;endelse //the forth number is right,mark IDLE beginstate<=IDLE;endD:if(x==1) //the fivth number is right,mark Ebeginstate<=D; //now output "z"endelse //the fivth number is wrong,mark IDLE beginstate<=IDLE;enddefault:state<=IDLE; //others turn to startendcaseendmodule。
实验十 串行数据序列检测器
上海电力大学《FPGA应用开发》实验报告实验题目：串行数据序列检测器专业：电子科学与技术班级2017142 学号20171719 姓名李国福时间2019.12.16一、实验目的(1)掌握根据设计要求编写源代码。
(2)掌握根据仿真要求编写测试代码。
(3)掌握在Quartus II中调用ModelSim进行仿真。
二、实验任务及要求1.设计要求检测输入的串行数据序列，当检测到输入序列为LED 灯一直熄灭。
完成源代码和测试代码编写，并进行软件仿真和2.设计提示(1)引脚分布图或者基本框图如图 4-70 所示。
图 4-70 串行数据序列检测器引脚分布图(2)输入/输出引脚列表如表 4-15 如所示。
表 4-15 串行数据序列检测器输入/输出引脚列表输入信号序号信号名称位宽端口类型备注1 clk 1 I 系统时钟2 rst 1 I 复位信号3 load 1 I 加载并行数据信号4 in 4 I 并行输入的 4 位序列输出信号1 led 1 O 检测到序列为1011(3)输入/输出的关系Input:clk，rst，load，inOutput:ledIn(3:0)为一个并行输入的 4 位序列，当 load 信号有效时，并行输入被存入移位寄存器 shift_register，接着产生串行序列输出serial_out, 检测到序列 1011 时 led 点亮。
三、实验内容及步骤输入序列 1011 测试能否正确检测，同时验证输入控制键 load 是否工作。
附：仿真波形图与说明如图 4-71 所示。
四、实验总结由于采用并行数据输入，若 load 信号采用按键，加载数据时为避免加入多个输入的并行数据，可以将系统时钟 clk 进行分频得到一个合适的时钟 q（例如周期为 0.1s）。
实验三用状态机实现序列检测器的设计
仿真，分析结果
4、锁引脚
1）根据DE2_pin_assignments文件内容、格式制作 本设计引脚对应文件的引脚锁定文件： XUELIEQI.csv
• 由Processing->generate functional simulation netlist，提取功能仿真的网表
• 由processing -> start simulation 进行功能仿 真，并对结果进行分析。
• 时序仿真
• 由assignments->settings,更改仿真器的设置为 时序仿真：timing
• 双击波形文件下的空白区，得到如下对话框，点 击Noder Finder
弹出下面的对话框，单击List，选中AB、CLK、CLR 、DIN、Q几个端口，单击>_后，点击OK
• 由edit->end time ，设定仿真终止时间为 1us, 选中CLK点击 设置周期是10ns，
并对CLR,DIN作相应设置
• 由assigments->settings，对仿真工具设定为功 能仿真，并将激励文件调入
• 由Processing->generate functional simulation netlist，提取功能仿真的网表
• 由processing -> start simulation 进行功能仿
实验三 用状态机实现序列检测器的设计
任务分析
• 本次实验的核心是：应用有限状态机设计思路， 检测输入的串行数据是否是”11100101”。
使用D触发器设计一个11001序列检测器
使用D触发器设计一个11001序列检测器讨论使用D触发器设计一个11001序列检测器，讨论序列可交迭(Overlap)检测和不可交迭检测在设计上的区别，讨论分别采用Mealy机设计和采用Moore机设计的区别，讨论未用状态的处理问题。
【要求】给出电路原理图或HDL代码，要求进行仿真，并给出仿真结果。
1.原件介绍D触发器（74LS74）、“与”门（74LS08）、“或”门（74LS32）、“非”门（74LS04），集成电路引脚2.设计思路根据要求，设计的序列检测器有一个外部输入x 和一个外部输出Z 。
输入和输出的逻辑关系为：当外部输入x 第一个为"1"，外部输出Z 为"0"；当外部输入x 第二个为"1"，外部输出Z 为"0"；当外部输入第三个x 为"0"，外部输出Z 为"0"，当外部输入第四个x 为“0”，外部输出Z 为0，当外部输入第五个x 为“1”，输入X 0 1 1 1 0 0 1 0 1 输出Y 0 0 0 0 0 0 1 0 0要判别序列检测器是否连续接收了"11001"，电路必须用不同的状态记载外部输入x 的值。
假设电路的初始状态为A ，x 输入第一个"1"，检测器状态由A 装换到B ，用状态B 记载检测器接受了"11001"序列的第一个"1"，这时外部输出Z=0；x 输入第二个"1"，检测器状态由B 装换到C ，用状态C 记载检测器接了“11001”序列的第二个"1"，外部输出Z=0；x 输入第三个"0"，检测器状态由C 装换到D ，外部输出Z=0；x 输入第四个为“0”，检测器状态由D 装换到E ，外部输出Z=0；x 输入第五个为“1”，检测器状态由E 装换到F ，外部输出Z=1。
李昂“101”序列检测器
实验总结：有限状态机实验：“101”序列检测器一、实验目的1.对有限状态机（FSM）做初步了解。
2.熟悉用有限状态机实现“101”序列检测器的功能。
二、实验内容1.Gray编码的“101”序列检测器仿真实验。
2.获取仿真波形图。
3.分析所实现的功能。
三、实验内容与实验步骤“101”序列检测器就是在收到“101”序列后输出一个标示1，否则输出标示0.单过程描述：在单过程描述方式中，将状态机的现态、次态和输出逻辑（CS+NS+OL）放在一个always过程中进行描述。
“101”序列检测器的状态转移图四、实验代码module fsm4_seq101(clk,clr,x,z);input clk,clr,x; output reg z; reg[1:0] state;parameter S0=2'b00,S1=2'b01,S2=2'b11,S3=2'b10;/*状态编码，采用格雷（Gray）编码方式*/always @(posedge clk or posedge clr)Begin if(clr) state<=S0; //异步复位，s0为起始状态else case(state)S0:begin if(x) begin state<=S1; z=1'b0;endelse begin state<=S0; z=1'b0;endendS1:begin if(x) begin state<=S1; z=1'b0;endelse begin state<=S2; z=1'b0;endendS2:begin if(x) begin state<=S3; z=1'b0;endelse begin state<=S0; z=1'b0;endendS3:begin if(x) begin state<=S1; z=1'b1;endelse begin state<=S2; z=1'b1;endenddefault:begin state<=S0; z=1'b0;end /*default语句*/ endcaseendendmodule。
FPGA实验报告10--0101序列检测器
Lab 10 0101序列检测器仿真集成1101班1.实验目的熟悉用Modelsim进行波形仿真的方法。
掌握用Verilog HDL 语言描述0101序列检测器的方法。
熟悉用Verilog HDL 语言编写testbench。
2.实验内容a)理解并掌握状态机与testbench的描述方法。
b)使用Modelsim软件得到仿真波形。
c)使用DE0开发板下载。
3.代码分析状态机描述定义模块名与输入输出，clk为时钟信号，rst为控制信号，seq 为待检测信号；输出是det.同时定义了四个状态（独热码）s0,s1,s2,s3;和reg型变量state,next_state.module seqdet(clk,rst,seq,det);input clk;input rst;input seq;output det;parameter s0=4'h1;parameter s1=4'h2;parameter s2=4'h4;parameter s3=4'h8; // 独热码reg det;reg [3:0] state, next_state状态转移：当rst=1时，state初始化为s0状态；当rst=0时，state的状态随着驱动变化。
always@(posedge clk) beginif(rst)state <= s0;elsestate <= next_state;end状态驱动：随着待检测信号的变化，状态在s0,s1,s2,s3之间变化，最终影响输出。
a lways @(posedge clk) begincase(state)s0: next_state=((seq==1)?s0:s1);s1: next_state=((seq==1)?s2:s1);s2: next_state=((seq==1)?s0:s3);s3: next_state=((seq==1)?s0:s1);default: next_state=((seq==1)?s0:s1);endcaseend输出：当现态state=s3时，det=1，即检测到一个0101序列。
101序列检测器原理
101序列检测器原理你想啊，就像我们在生活里找东西一样，这个序列检测器呢，就是在一堆数字或者信号里找特定的“宝贝”，这个宝贝就是101这个序列啦。
那它到底是怎么做到的呢？这就像是一场超级有趣的寻宝游戏呢。
我们先得有个小“机关”，这个机关就是状态机啦。
状态机就像是一个有着不同状态的小机器人，它可以在不同的情况下做出不同的反应。
比如说，最开始的时候，它有个初始状态，就像是小机器人在休息，啥都还没开始找呢。
当它接收到第一个信号的时候，如果这个信号是1，那它就会进入一个新的状态，这个状态就像是小机器人开始警觉起来啦，觉得可能找到了宝贝的开头。
要是这个信号是0呢，那它就还在初始状态，就像小机器人打了个盹儿，觉得还不是时候。
然后呢，当它处于那个警觉状态的时候，如果下一个信号是0，那它就进入到一个中间状态啦，这个状态就像是小机器人在心里默默记着，已经有了个1，现在又有个0，离目标更近一步喽。
要是下一个信号是1呢，那它就得回到初始状态重新开始找啦，就像小机器人发现自己找错了路，得重新出发。
当它在中间状态的时候，如果下一个信号是1，哇塞，那就找到了101这个宝贝啦，小机器人就可以欢呼起来啦，就像我们找到了藏起来的小糖果一样开心。
要是下一个信号是0呢，那它又得回到初始状态重新开始找喽。
这个101序列检测器啊，在实际生活里用处可大啦。
比如说在数字通信里，就像是一个超级小侦探。
它能在那些乱乱的数字信号流里，把101这个特定的序列给找出来。
这就好比在一堆信件里，找到一封特别标记的信一样。
再想象一下，在电路里呢，它也像是一个聪明的小管家。
电路里有各种各样的信号在跑来跑去，101序列检测器就能把那些符合101序列的信号给挑出来，然后进行特殊的处理，就像小管家把特别的东西单独放到一个小盒子里一样。
而且哦，这个原理其实也没有那么难理解啦。
就像我们玩游戏的时候，有一定的规则，按照规则走就能达到目的。
101序列检测器也是按照它自己的小规则，在那些数字或者信号里游刃有余地找到目标。
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综合设计性实验报告
题目：
学生姓名：
学号：
班级：
指导教师：
学期：2010——2011第2学期
目录
一基本知识点 (1)
二实验器件 (1)
三设计思路 (1)
四设计过程 (2)
（一）三位二进制减法计数器（无效状态000,001）
（二）5
五引脚功能 (9)
六逻辑电路图： (11)
七实验结果波形图 (12)
八设计心得体会 (12)
一基本知识点
1、掌握时序电路的设计方法和步骤
2、掌握触发器的设计与应用
3、掌握移位寄存器的原理与应用
4 熟悉集成电路的引脚排列；
5 掌握芯片的逻辑功能及使用方法；
6 了解序列产生及检测器的组成及工作原理
7 会在EWB软件上进行仿真；
二实验器件
1、移位寄存器74LS194 1片
2、负边沿JK触发器74LS112 1片
3四输入与非门74LS20 1片
4、六输入非门74LS05 1片
5 电源一个
6 地线一个
7 与门，或门，非门若干个
8 时钟脉冲一个
三设计思路
1作原始状态表。
根据给定的电路设计条件构成原始状态表和状
态转化图
2状态表的简化。
原始状态表通常不是最小化状态表，它往往包括多余的状态，因此必须首先对它进行简化。
3状态分配。
即对简化后的状态给以编码。
这就要根据状态数确定触发器的数量并对每个状态指定一个二进制数构成的编码。
4根据给定的电路设计条件选择触发器根据
5 作激励函数和输出函数。
根据选用的触发器激励表和电路的状态表，综合出电路中各触发器的激励函数和电路的输出函数。
⑸6画逻辑图，并检查自启动功能
四设计过程
（一）101101001信号发生器的设计
设计一个信号序列发生器，在产生的信号序列中，含有“1011”信号码，要求用一片移位寄存器，生成信号序列“10110100”，其中含有1011码，其设计按以下步骤进行：、、
1本实验所用仪器为移位寄存器74LS194，确定移存器的位数n。
因M=9，故n≥4，用74LS194 的四位。
2确定移存器的九个独立状态。
将序列码101101001按照每四位一组，划分为九个状态，其迁移关系如下所示：
3作出状态转换表及状态转换图如下：
4 画出状态转化图
5 根据以上转化图，画出卡诺图
6 利用以上卡诺图将化简，得到
D0 =／Q3／Q0+／Q3Q2／Q1
7根据74LS194功能,将D0作为输入,在Q0端即得到所要的101101001 序列.
（二）101101001序列信号检测器的设计
用负边沿J-K触发器74LS112，设计一个“1011”序列检测器。
当输入的信号序列有“1011”时，输出Z为“1”，其他序列Z输出为“0
设计过程：
1由给定的逻辑功能建立原始状态图和原始状态表
从给定的逻辑功能可知，电路有一个输入信号D0和一个输出信号Z,电路功能是对输入信号D0的编码序列进行检测，一旦检测到信号D0出现连续编码1101序列时，输出为1，检测到其他编码序列，则输出均为0.
(1)、设计思路序列检测器的基本工作过程：
序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，在数字通信中有着广泛的应用。
当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置的对应码相同。
在检测过程中，任何一位不相等都将回到初始状态重新开始检测。
方框图如下：
：（2）分析：
（ⅰ）输入变量：X代表输入信号序列
输出变量：Z代表检测结果，检测到“1011”序列，输出为1
设置状态：：；
S0 初始状态，电路还未接收到一个有效的1；
S1 收到一个1后的状态；
S2 连续收到10以后的状态；
S3连续收到101以后的状态；
S4 连续收到1011以后的状态。
（ⅱ）电路的初始状态为S0。
在此状态下，电路输出Z=0，这时可能的输入有A=0和A=1两种情况。
当CP脉冲相应边沿到来时，若A=0，则是收到0，应保持在状态S0不变，电路输出Z=0；若A=1，表示电路收到一个1，则转向状态S1电路输出Z=0。
当状态S1时，若A=0，则表明连续输入编码为10，转向状态S2，电路输出Z=0；若A=1, 应保持在状态S1不变，电路输出Z=0。
当状态S2时，若A=0，则回到初始状态，重新开始检测；若A=1，则表明连续输入编码为101，转向状态S3，电路输出Z=0。
当状态S3时，若A=0，则表明连续输入编
码为10，转向状态S2，若A=1，则表明连续输入编码为1011，转向状态S4，输出Z=1。
当状态S4时，若A=0，则表明连续输入编码为10，转向状态S2，若A=1，则表明输入编码为1，转向状态S1。
(3)根据上述分析，列出状态转换表
列状态转换表
由转换表可知，S1和S4是等效状态，进行状态化简，
2 状态分配：分别用触发器状态的Q2Q1的00、01、10、11来表示S0、S1、S2、S3,则从状态转换表画出电路次态和输出的卡诺图
电路次态／输出的卡诺图
Q1(n+1)
Q2(n+1)
Z
Q1(n+1)= X,
Q2(n+1)= Q1／X + X Q2／Q1 Z= X Q2 Q1
由上式得驱动方程：
J1=X, K1=／X
J2= Q1／X, K2= X／Q1+ Q1／X
输出方程：
Z= X Q2 Q1
状态图：
状态图(已化简) 五引脚功能
1 JK触发器
274LS194
六逻辑电路图：
七实验结果波形图
八设计心得体会
本次课程设计至此已经接近尾声，两周的时间虽然很短暂，但在这两个星期的设计过程中收获颇丰。
设计的核心内容就是EWB环境中，利用移位寄存器和双JK触发器，设计101101001数据发生器和1011数据检测器，整个设计过程中，首先，我更加熟练掌握了EWB软件的使用方法，以及熟练了画状态转化图和卡诺图；其次，对数字电路这门课程有了更深的了解，因为课程设计本身要求将以前所学的理论知识运用到实际的电路设计当中去，在实验的设计过程中，无形中便加深了对数字电路的了解及运用能力，对课本以及以前学过的知识有了一个更好的总结与理解；再次，在状态转化及EWB连线的过程中总会出现一些问题，需要我们细心解决，在设计过程中我们需要运用各种手段去查找资料，这增长了我们的自学的能力。
我们不仅更好地理解所学的理论知识，更重要的是把知识从
书中提炼出来运用到生活中，这是一种质的飞跃。
感谢学校给我们这次机会，锻炼了我们的动手能力。
通过这次课设让我明白了理论和实际操作之间差距，而且也让我很明确得意识到自己在数电上有很多的知识漏洞，以后应该多钻研一下。
同时也感谢指导老师在设计过程中的辅导以及同学的帮助。
[参考文献]
数字电子技术基础阎石主编--4版–北京：高等教育出版社，1998.12
1。