综合数字计时器

《电子设计自动化》大作业班级：电信1102班姓名：2014年10月目录1 设计要求 (1)2 系统分析 (1)3 模块设计 (2)4系统仿真 (5)5 设计小结及课程体会 (10)1 设计要求设计综合数字计时器，时钟基准频率为1MHZ，要求实现00分00秒到23分59秒的时间计数。

基本设计要求：1.设置使能控制信号en，当en=0正常工作，en=1计时停止；2.设置系统的清零开关clr，当clr=0正常工作，clr=1计数全部清零；3.利用MAX+PLUSⅡ软件模拟各计数器的工作情况。

提高部分要求：1.将计数器的计数范围由分、秒计时扩展到时、分、秒计时；2.提供整点提示功能，当时计数到达每个整点，系统可自动提示；3. 在计数范围内任意预置时间，实现时钟定时提醒的功能；2 系统分析2.1系统设计原理数字计时电路的基本结构由两个60进制计数和一个24进制计数器组成，分别对秒、分进行计时，当计时到23时59分59秒时，再来一个计数脉冲，则计数器清零，重新开始计时。

秒计数器的技术时钟CLK为1MHZ的标准信号。

当计时器处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分、秒得计时结果通过4个数码管来动态显示。

当数字闹钟处于计时状态时，2个计数器允许计数，且秒、分计数器的计数时钟信号分别为CLK，秒的进位；当计时器处于定时报警状态时，可以设定分；当计时到所设定的时刻时，驱动扬声器，持续18秒。

2.2系统设计方案方案一：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。

采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。

显示：是采用6进制和10进制的组合。

方案二：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器和整点报时构成。

采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。

显示：小时采用24进制，而分钟和秒均60进制。

根据题目设计要求，采用自顶向下的设计方法，系统的整体组装设计原理图如图所示，整个系统设计划分成五大模块：分频模块、计时模块、整点报警模块和七段译码模块。

终上所述，考虑到设计时的简单性，故选择了方案二。

3 模块设计3.1脉冲发生电路脉冲发生电路是为计时器提供计数脉冲的，因为设计的是计时器，所以需要产生1MHz的脉冲信号。

这里采用NE555集成电路和分频器CD4040构成。

555定时器不仅体积小，而且用它来构成多谐振荡器，波形稳定，上升沿和下降沿小，振幅大，占空比可调，因此越来越广泛地被用作振荡器。

3.2计时电路单片机采用内部有8KB的flashROM与80C51完全兼容的AT89S52单片机，扩展4位共阳极LED数码显示器，采用动态显示方式，显示段码由P0口提供，位码由P2.4-2.7提供，扩展2个独立式按键用于时间的设定及调整。

3.3显示控制电路根据CD4511的逻辑功能表可知，当输入均为1而LE输入为0时其7个输出端分别输出一定的信号。

只需将这些信号接入双字共阴显示器相对应的引脚即可使其显示我们所需要的数字。

然而实际上我们需要在每个CD4511的输出端和数码管相应的输入端之间接入一个阻值为330Ω的电阻以防电流过大使数码管烧毁。

由于电路的显示部分不会出现小数，故双字共阴显示器的小数点引脚悬空。

3.4停止控制电路触发器的输出端输出低电平，使74LS192处于保持状态。

这样就实现了转换并停止的控制电路。

3.5清零电路清零电路为了考虑到防抖动，因此在这里也采用触发器来实现。

电路如图所示，正常状态下，开关打在高电平，电路正常工作。

当需要清零时，打到低电平位置，Q端输出低电平，根据计时器电路图，可以分析出秒和分的十位得以清零。

Q输出高电平，直接输出到CD4518的Cr端。

根据CD4518的功能表当Cr 端为高电平时，进行清零。

3.6整点报警电路电路每分钟进行一次报时，实际上，需要在某一时刻报时，就将该时刻输出为“1”的信号作为触发信号，选通报时脉冲信号，进行报时即可。

4系统仿真4.1分频模块分频模块的功能是产生标准的脉冲信号和提供功能扩展电路所需要的信号。

将系统提供的1MHZ的时基信号进行分频，产生1MHZ的时钟激励信号，实现对计数模块的驱动。

LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;USE IEEE.STD_LOGIC_ARITH.ALL ;USE IEEE.STD_LOGIC_UNSIGNED.ALL ;ENTITY clk_div1024 ISPORT ( CLK : IN STD_LOGIC ;CLK_DIV: OUT STD_LOGIC );END clk_div1024;ARCHITECTURE rtl OF clk_div1024 ISSIGNAL COUNT: INTEGER RANGE 0 TO 511;SIGNAL CLK_TEMP: STD_LOGIC;SIGNAL CNT :INTEGER RANGE 0 TO 511;BEGINPROCESS( CLK )BEGINIF CLK'EVENT AND CLK='1' THENIF CNT=511 THENCNT<= 0;CLK_TEMP<= NOT CLK_TEMP;ELSECNT<= CNT+1;END IF;END IF;END PROCESS ;CLK_DIV<= CLK_TEMP;END rtl;1M分频模块仿真波形图：4.2计时模块本模块包含了秒计数模块，分计数模块，小时计数模块，主要用来实现时分秒的设定和产生时间信号。

其中RD信号为清零信号，高电平有效。

LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;USE IEEE.STD_LOGIC_UNSIGNED.ALL ;ENTITY second ISPORT (CLK ,RD : IN STD_LOGIC ;SEC1,SEC0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;CO: OUT STD_LOGIC );END second;ARCHITECTURE miao_arc OF second ISBEGINPROCESS( CLK ,RD)VARIABLE cnt1: STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE cnt0: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RD='1' THENcnt1:="0000";cnt0:="0000";ELSIF CLK'EVENT AND CLK='1' THENIF cnt1="0101"AND cnt0="1000" THENCO<='1';cnt0:="1001";ELSIF cnt0<"1001" THENcnt0:=cnt0+1;ELSEcnt0:="0000";IF cnt1<"0101" THENcnt1:=cnt1+1;ELSEcnt1:="0000";CO<='0';END IF;END IF;END IF;SEC1<=cnt1;SEC0<=cnt0;END PROCESS ;END miao_arc;秒计时仿真波形图:波形分析：利用60进制计数器完成00到59的循环计数功能，当秒计数至59时，再来一个时钟脉冲则产生进位输出。

分计时仿真波形图：4.3显示控制模块该模块根据七段译码管的译码规则将最终的BCD码转换成七段译码管的数字显示。

从而能够直观的显示出所表示的数字译码器模块图。

LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY dispa ISPORT ( D : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;Q: OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;END dispa;ARCHITECTURE dispa_arc OF dispa ISBEGINPROCESS( D )BEGINCASE D ISWHEN"0000"=>Q<="0111111";WHEN"0001"=>Q<="0000110";WHEN"0010"=>Q<="1011011";WHEN"0011"=>Q<="1001111";WHEN"0100"=>Q<="1100110";WHEN"0101"=>Q<="1101101";WHEN"0110"=>Q<="1111101";WHEN"0111"=>Q<="0100111";WHEN"1000"=>Q<="1111111";WHEN"1001"=>Q<="1101111";WHEN OTHERS=>Q<="0000000";END CASE ;END PROCESS ;ENDdispa_arc;显示控制仿真波形图：4.4使能仿真当使能信号由1变为0时，停止计时，并保持结果不变，当使能信号由0变为1时，恢复计时。

4.5清零仿真当清零信号由1变为0时，各位均变为0。

4.6整点报警模块如果当前时间中秒的计时为零，说明整点到来，计时器报警。

LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY alert ISPORT (m1 ,m0,s1,s0: IN STD_LOGIC_VECTOR(3 DOWNTO 0);CLK : IN STD_LOGIC ;Q: OUT STD_LOGIC );END alert;ARCHITECTURe sst_arc OF alert ISBEGINPROCESS( CLK )BEGINIF CLK'EVENT AND CLK='1' THENIF m1 ="0000" AND m0="0000" AND s1="0000" AND s0="0000" THENQ<='1';ELSEQ<='0';END IF;END IF;END PROCESS ;END sst_arc;整点报警仿真波形图：此处定时为18秒，如图speak在18秒结束后被置高。