有符号数和无符号数

合成流程 Datapath流程包含以下階段： 1．Datapath擷取：盡可能多從RTL代碼中擷取Datapath區塊
2．Datapath最佳化：在擷取出的Datapath區塊上進行高階算術的最佳化 3．Datapath生成：在特定約束、條件和庫情況下，靈活地且由內容驅動的Datapath產生器來
為Datapath區塊產生最佳化的網表。
的，因而導致意外行為/功能失常
● 範例：無符號運算元和有符號運算元的乘法（Verilog）
Coding Guidelines for Datapath Synthesis
3
功能不正確
input
[7:0] a;
input signed [7:0] b;
output signed [15:0] z;
//
‚z = a * b * c‛。
►Select-op：選擇運算（即，選擇器、整個運算範圍的乘法器）可在冗餘內部結果上被實施作為資料 路徑區塊的一部分（即，在選擇運算前沒有傳遞進位運算）。 例如：‚z = (sign ? -(a * b) : (a * b)) + c‛。
►比較：可在冗餘內部結果上被實施作為 Datapath 區塊的一部分中進行比較（即，在比較前沒有傳遞進 位
[11:0] z;
wire signed [11:0] z_sgn;
// product width is 12 bits
assign z_sgn = a *
b;
assign z
= $unsigned(z_sgn);
//-> 4x8=12 bit multiply
input [7:0] a, b, c, d;
● 檢查：檢查關於隱含的無符號-有符號/有符號-無符號轉換/指定警告（見警告）
4. 有符號部分選擇/串連連結（Verilog） ● 注意：與運算元無關，部分選擇導致無符號結果。因此，有符號向量的部分選擇（例
如，‚input signed [7:0] a‛的‚a[6:0]‛）就變成無符號的，即便部分選擇指定了整個 向量也是如此（‚input signed [7:0] a‛的‚a[7:0]‛）
● 理由：為實施最佳化，合成可更容易/可靠地檢測擴展的運算元，所以可獲得更好的QoR。
代碼也更容易讀且編碼時出錯更少。 ● 範例：
● 工具支援：（完全）Design Compiler可完整識別手動擴展且不影響合成結果。
Verilog準則
3. 混合無符號/有符號表述（Verilog） ● 規則：不要在一個運算式中混用無符號和有符號類型 ● 理由：因為若是其中一個運算元是無符號的，Verilog就會把整個表述解讀為無符號
►有助於助於提高 Datapath 綜合 QoR（結果品質）的準則
Datapath合成
為了能編寫出在 Datapath 綜合過程中獲得最佳 QoR 的 RTL 代碼，對於目前的合成器能有效實施 哪些 Datapath 功能、Datapath 合成流程是如何的運作、以及編碼會如何影響 Datapath 的效 能，這種種情況的瞭解與否就變得相當重要了。
assign z = a + b; bits
// expression width is 9
input [3:0] a; input [7:0] b; output [9:0] z;
assign z = a * b; bits
// expression width is 10
Coding Guidelines for Datapath Synthesis
一般準則
1．有符號（signed）算術 ● 規則：在有符號/2 的補數算術中，利用類型‘signed’（VHDL，Verilog 2001），即：別 用無符號（unsigned）運算元/運算來模擬有符號算術。另外，除常數外，別用‘integer（整 數）’。 ● 理由：以有符號Datapath比用無符號Datapath來模擬有符號Datapath可得到更好的 QoR。
白皮書
Datapath合成的編碼準則
2009年8月
作者 介紹
Reto Zimmerman,
首席工程師,
本文將綜述用於Datapath合成（synthesis of datapath）的編碼準則。編碼準則可分為兩類：
Synopsys, Inc. ►有助於 RTL 代碼算術運算式功能和幫助達成預期行為的準則
input signed [7:0] a; output signed [15:0] z1, z2;
// cast constant into signed assign z1 = a * $signed(4'b1011); // mark constant as signed assign z2 = a * 4'sb1011; //-> signed multiply
// a[7:0] is unsigned -> zero-extended assign z1 = a[7:0]; // a[6:0] is unsigned -> unsigned multiply assign z2 = a[6:0] * b;
// a is signed -> sign-extended assign z1 = a; // cast a[6:0] to signed -> signed multiply assign z2 = $signed(a[6:0]) * b;
支援的Datapath功能
提升Datapath性能的最重要技術是避免代價高昂的傳遞進位（carry propagation），在可能的 情況下，我們應儘量利用Redundant Expression（如carry save 或partial product等）來做算 數運算。其次就是要儘量利用高階算術運算式最佳化（例如，公因式共用和常數化簡等）。為了 讓高級別優化技術的效果更顯著，我們應盡可能地從RTL代碼中提取出最大規模的Datapath模組
運算）。 例如：‚t1 = a + b；t2 = c * d；z = t1 > t2‛（僅當沒有被內部擷取時，‘t1’和 ‘t2’才在進位元儲存中）。
►移位：常數和變數移位元可被實施作為 Datapath 區塊的一部分（即，在比較前沒有傳遞進位運算）。 例如：‚t1 = a * b；z = (t1 << c) + d‛。
assign z = {a[15:8] * b[15:8], a[ 7:0] * b[ 7:0]};
//-> two 8x8=8 bit multiplies, bits z[31:16] are 0
預期的行為
input
signed [3:0]
a; input signed [7:0]
b; output
編碼目標
藉由完成以下目標，可為Datapath合成實現RTL代碼最佳化： ►啟用Datapath擷取來擷取可能的最大Datapath區塊 ►啟用Datapath最佳化以有效執行高水準算術最佳化 ►啟用Datapath生成以充分發揮其可實施的功能
以下準則有助於編寫出可達成上述目標的代碼。
支援工具 Synopsys 的 Design Compiler 能在這種概念上支援本文所描述的一些準則：即使代碼不遵循 準則所描述的某些規則，合成仍能獲得較好的結果。換句話說，合成還能有效地處理不好的代碼。 這部份會在受影響的準則中提到。此種效用事實上讓這些具體的準則形同被廢棄，但是，為了能編寫清 楚明白、乾淨、容易閱讀和簡潔的代碼，我們仍建議遵循這些準則。
► 積 之 和 （ SOP ） ： 任 意 個 乘 積 的 總 和 （ 即 ， 多 個 乘 積 和 被 加 數 相 加 ） 可 以 整 體 集 合 在 一 個 datapath 模 組 內 、 如 此 ， 整 個 模 組 只 需 要 最 後 一 層 進 位 加 法 器 （ carry propagation adder）。其他的內部運算都可以用 redundant number 算式完成（例如，carry save）。 例：‚z = a * b + c * d - 483 * e + f - g + 2918‛。
►和之積（POS）：有限的和的乘積（即對和進行乘法運算），也可以在一個 Datapath 模塊內、
用只最後一層的加法器（carry propagation adder）實施。（即在乘法前，沒有傳遞進位）。限
制是只有一個乘法運算元可以是 carry save 格式，而其他運算元必須是二進位。
例如：‚z = (a + b) * c‛ ，
//-> 4x8=8 bit multiply
input [7:0] a, b, c, d;
output
z;
assign z = (a + b) > (c * d); //-> 8+8=8 bit add + 8x8=8 bit multiply + // 8>8=1 bit compare
input [15:0] a, b; output [31:0] z;
● 檢查：檢查關於隱含的無符號-有符號/有符號-無符號轉換/指定警告（見警告）。
5. 寬度表述 （Verilog） 注意：Verilog內的表述寬度由以下來決定 ：
– 內容決定的表述：在指配中，左邊資訊提供了決定右邊表述寬度的內容（即，表述具 有由其指配的向量的寬度） 例如：
input [7:0] a, b; output [8:0] z;
Байду номын сангаас功能正確
input
[7:0] a;
input signed [7:0] b;
output signed [15:0] z;