高速数字电路PCB设计中的阻抗控制
PCB的阻抗控制要点
浅谈PCB的阻抗控制随着电路设计日趋复杂和高速，如何保证各种信号（特别是高速信号）完整性，也就是保证信号质量，成为难题。
此时，需要借助传输线理论进行分析，控制信号线的特征阻抗匹配成为关键，不严格的阻抗控制，将引发相当大的信号反射和信号失真，导致设计失败。
常见的信号，如PCI总线、PCI-E总线、USB、以太网、DDR内存、LVDS信号等，均需要进行阻抗控制。
阻抗控制最终需要通过PCB设计实现，对PCB板工艺也提出更高要求，经过与PCB厂的沟通，并结合EDA软件的使用，我对这个问题有了一些粗浅的认识，愿和大家分享。
多层板的结构：为了很好地对PCB进行阻抗控制，首先要了解PCB的结构：通常我们所说的多层板是由芯板和半固化片互相层叠压合而成的，芯板是一种硬质的、有特定厚度的、两面包铜的板材，是构成印制板的基础材料。
而半固化片构成所谓的浸润层，起到粘合芯板的作用，虽然也有一定的初始厚度，但是在压制过程中其厚度会发生一些变化。
通常多层板最外面的两个介质层都是浸润层，在这两层的外面使用单独的铜箔层作为外层铜箔。
外层铜箔和内层铜箔的原始厚度规格，一般有0.5OZ、1OZ、2OZ（1OZ约为35um或1.4mil）三种，但经过一系列表面处理后，外层铜箔的最终厚度一般会增加将近1OZ左右。
内层铜箔即为芯板两面的包铜，其最终厚度与原始厚度相差很小，但由于蚀刻的原因，一般会减少几个um。
多层板的最外层是阻焊层，就是我们常说的“绿油”，当然它也可以是黄色或者其它颜色。
阻焊层的厚度一般不太容易准确确定，在表面无铜箔的区域比有铜箔的区域要稍厚一些，但因为缺少了铜箔的厚度，所以铜箔还是显得更突出，当我们用手指触摸印制板表面时就能感觉到。
当制作某一特定厚度的印制板时，一方面要求合理地选择各种材料的参数，另一方面，半固化片最终成型厚度也会比初始厚度小一些。
下面是一个典型的6层板叠层结构：PCB的参数：不同的印制板厂，PCB的参数会有细微的差异，通过与上海嘉捷通电路板厂技术支持的沟通，得到该厂的一些参数数据：表层铜箔：可以使用的表层铜箔材料厚度有三种：12um、18um和35um。
高速电路设计中,走线的等长、关键信号的阻抗控制、差分走线的设置 -- infohunter...(转载)
摘要：本文首先简述了高性能ARM9微处理器EP9315集成的外设接口及硬件结构框架，提出了当前高速电路设计中的问题；然后，详细介绍了利用Allegro实现嵌入式系统中SDRAM和IDE总线接口的电路设计；最后以Cirrus Logic公司的CS8952为例，阐述了物理层接口芯片的布线准则及其在Allegro中的实现。
关键词：嵌入式系统； Allegro；等长；差分对；阻抗控制引言随着嵌入式微处理器主频的不断提高，信号的传输处理速度越来越快，当系统时钟频率达到100 MHZ以上,传统的电路设计方法和软件已无法满足高速电路设计的要求。
在高速电路设计中，走线的等长、关键信号的阻抗控制、差分走线的设置等越来越重要。
笔者所在的武汉华中科技大学与武汉中科院岩土力学所智能仪器室合作，以ARM9微处理器EP9315为核心的嵌入式系统完成工程检测仪的开发。
其中在该嵌入式系统硬件电路设计中的SDRAM和IDE等长走线、关键信号的阻抗控制和差分走线是本文的重点,同时以cirrus logic公司的网络物理层接口芯片cs8952为例详细介绍了网络部分的硬件电路设计，为同类高速硬件电路设计提供了一种可借鉴的方法。
2 硬件平台2.1 主要芯片本设计采用的嵌入式微处理器是Cirrus Logic公司2004年7月推出的EP93XX系列中的高端产品EP9315。
该微处理器是高度集成的片上系统处理器，拥有200兆赫工作频率的ARM920T内核，它具有ARM920T内核所有的优异性能,其中丰富的集成外设接口包括PCMCIA、接口图形加速器、可接两组设备的EIDE、1/10/100Mbps以太网MAC、3个2.0全速HOST USB、专用SDRAM通道的LCD接口、触摸屏接口、SPI串行外设接口、AC97接口、6通道I2S接口和8*8键盘扫描接口，并且支持4组32位SDRAM的无缝连接等。
主芯片丰富的外设接口大大简化了系统硬件电路，除了网络控制部分配合使用Cirrus Logic 公司的100Base-X/10Base-T物理层（PHY）接口芯片CS8952外，其他功能模块无需增加额外的控制芯片。
高速PCB设计中的阻抗控制
高速数字电路PCB设计中的阻抗控制（转载）随着半导体工艺的飞速发展，IC器件集成度和工作时钟频率不断提高。
以往在一块比较复杂的PCB上的高速网线只有几根或几十根，现在则是在一块PCB上只有几根或几十根网线不是高速信号线；以往认为数字电路设计只要把握逻辑正确，物理连线似乎只要连接上就能使电路正常工作；而现在越来越多的电子产品设计体现出高速、高性能、高密度和高复杂度的特点，尤其在通讯、计算机、航空航天以及图象处理等领域。
系统的主频越来越高，更加严重的挑战来自半导体工艺技术的进步，日渐精细的工艺技术使得晶体管尺寸越来越小，因而器件的信号跳变沿也就越来越快，从而导致更加严重的高速数字电路系统设计领域的信号完整性问题：传输线效应(反射、时延、振铃、及信号的过冲与欠冲)、信号问串扰等。
为此，电子系统设计师必须从传统的设计方法向现代的电子系统设计方法转变，这既是形势需要，也是发展的必然趋势。
1 高速数字电路概念1．1 什么是高速数字电路PCB上的高速电路设计，主要是以器件和连接器件的印制线为主要分析对象的。
以往在器件的时钟频率不是很高、时钟的上升或下降沿变化不是很陡的情形下，可以用集总参数的形式来表示印制线，而当器件的时钟频率变得很高时(比如：超过50MHz)，时钟的上升或下降沿很小时(一般地在1ns～5ns之间)，这时就不能将印制线用集总参数来表示，必须引入分布参数来表示印制线特性，这就是传输线的概念(图1)。
关于传输线的分析是高速PCB 设计当中最基本也是最核心的部分，下面简要介绍传输线的定义和高速电路设计相关的一些概念。
国际上通常对PCB上的传输线没有确切的具体定义，现在被大家普遍接受的约定如下：即当信号从驱动端到接收端的印制线上的延时大于等于上升或下降沿的l/ 时(即Tpd≥0.5Trist(Tfdl))。
这时就必须将此印制线当成传输线来分析，更为保守一点的定义是信号在走线上传播延时或。
1.2 PGB的板层材料和板层结构图2所示是一个标准6层PCB的断面层结构示意图，其它多层PCB的层设置与此相似。
阻抗控制
随着 PCB 信号切换速度不断增长，当今的 PCB 设计厂商需要理解和控制 PCB 迹线的阻抗。
相应于现代数字电路较短的信号传输时间和较高的时钟速率，PCB 迹线不再是简单的连接，而是传输线。
在实际情况中，需要在数字边际速度高于1ns 或模拟频率超过300Mhz时控制迹线阻抗。
PCB 迹线的关键参数之一是其特性阻抗（即波沿信号传输线路传送时电压与电流的比值）。
印制电路板上导线的特性阻抗是电路板设计的一个重要指标，特别是在高频电路的PCB 设计中，必须考虑导线的特性阻抗和器件或信号所要求的特性阻抗是否一致，是否匹配。
这就涉及到两个概念：阻抗控制与阻抗匹配，本文重点讨论阻抗控制和叠层设计的问题。
阻抗控制阻抗控制(eImpedance Controling)，线路板中的导体中会有各种信号的传递，为提高其传输速率而必须提高其频率，线路本身若因蚀刻，叠层厚度，导线宽度等不同因素，将会造成阻抗值得变化，使其信号失真。
故在高速线路板上的导体，其阻抗值应控制在某一范围之内，称为“阻抗控制”。
PCB 迹线的阻抗将由其感应和电容性电感、电阻和电导系数确定。
影响PCB走线的阻抗的因素主要有: 铜线的宽度、铜线的厚度、介质的介电常数、介质的厚度、焊盘的厚度、地线的路径、走线周边的走线等。
PCB 阻抗的范围是 25 至120 欧姆。
在实际情况下，PCB 传输线路通常由一个导线迹线、一个或多个参考层和绝缘材质组成。
迹线和板层构成了控制阻抗。
PCB 将常常采用多层结构，并且控制阻抗也可以采用各种方式来构建。
但是，无论使用什么方式，阻抗值都将由其物理结构和绝缘材料的电子特性决定：信号迹线的宽度和厚度迹线两侧的内核或预填材质的高度迹线和板层的配置内核和预填材质的绝缘常数PCB传输线主要有两种形式：微带线（Microstrip）与带状线（Stripline）。
微带线（Microstrip）：微带线是一根带状导线，指只有一边存在参考平面的传输线，顶部和侧边都曝置于空气中（也可上敷涂覆层），位于绝缘常数 Er 线路板的表面之上，以电源或接地层为参考。
sdiopcb走线阻抗要求
sdiopcb走线阻抗要求SDIO（Secure Digital Input Output）接口是一种用于在移动设备中传输数据的接口标准，它结合了SD卡的存储功能和IO总线的通信功能。
在设计SDIO PCB（Printed Circuit Board）时，走线阻抗是一个非常重要的考虑因素。
本文将详细介绍SDIO PCB走线阻抗的要求。
首先，我们需要了解SDIO接口的特点。
SDIO接口是一种高速信号传输接口，通常用于连接存储卡（如SD卡或microSD卡）和主控芯片（如移动设备中的处理器）。
在传输数据时，SDIO接口需要支持高速的信号传输速率，因此对于PCB设计来说，走线阻抗的要求非常高。
SDIO接口通常采用50欧姆的走线阻抗设计，这是一种常见的高速信号传输线的标准阻抗。
保持走线阻抗的匹配性可以降低信号的反射和干扰，提高信号的传输质量。
对于SDIO接口，走线阻抗的要求包括差分信号对的阻抗匹配和单端信号线的阻抗匹配。
首先，对于差分信号对（如数据线），常见的差分阻抗要求通常是90欧姆。
差分阻抗的匹配要求非常高，需要保证两条差分信号线的阻抗尽可能一致。
这可以通过控制差分信号线的宽度、间距和层间厚度来实现。
其次，对于单端信号线（如时钟线或控制信号线），常见的阻抗要求通常是50欧姆。
单端信号线的阻抗匹配要求相对较低，但仍然需要注意走线的布局和设计。
如何控制单端信号线的宽度、间距和层间厚度可以影响信号的阻抗特性，从而影响信号质量。
除了差分信号对和单端信号线的阻抗匹配要求外，PCB设计中还需考虑信号的传输速率和信号的传输距离。
更高的传输速率和较长的传输距离会导致信号的衰减和失真，因此在设计SDIOPCB时需要仔细考虑这些因素，并做好信号完整性的分析和仿真。
此外，还需要注意地面分布和分层设计。
在SDIOPCB设计中，地面层的分布对于控制走线阻抗和减少信号的噪声干扰非常重要。
合理规划和布局地面层，尽量减少地面分割和洞孔，可以提高系统的抗干扰能力和信号传输质量。
PCB设计中通孔的阻抗控制及其对信号完整性的影响
PCB设计中通孔的阻抗控制及其对信号完整性的影响在PCB设计中，通孔的阻抗控制对于保证信号完整性至关重要。
通孔的阻抗是指通孔对信号传输的阻碍程度，它的大小取决于通孔的形状、长度、直径以及周围的介质常数等因素。
通孔的阻抗控制可以通过正确选择通孔的设计参数和合适的布局方法来实现。
首先，通孔的形状对其阻抗有着重要影响。
传统的圆形通孔是最常见的，但其阻抗变化较大，难以控制。
近年来，随着高速信号传输技术的发展，在PCB设计中使用圆形通孔往往无法满足对阻抗的要求。
此时，常见的做法是使用矩形或椭圆形通孔，通过调整通孔的长短轴比例来控制阻抗的大小。
其次，通孔的长度与直径对阻抗也有重要影响。
通孔的长度越长，其阻抗就越高。
因此，在设计PCB布局时，应该尽量减小通孔的长度以降低其阻抗。
此外，通孔的直径也会影响其阻抗。
较大直径的通孔通常具有较低的阻抗，而较小直径的通孔则相应具有较高的阻抗。
同时，通孔周围的介质常数也会对阻抗产生影响。
通常情况下，通孔的周围会被填充高频介质材料以增加其阻抗。
这种填充材料可以是特殊的介电常数相对较高的材料，如聚酰亚胺（PI）或氧化锡陶瓷（TCO）。
通过选择合适的填充材料以及调整填充材料的厚度，可以有效控制通孔的阻抗。
通孔阻抗的控制对于保证信号完整性起着重要的作用。
首先，阻抗不匹配会导致信号的反射和干扰，从而影响信号的传输质量。
通过控制通孔的阻抗，可以减少信号的反射和干扰，提高信号的完整性。
其次，阻抗的控制还可以降低信号的传输损耗。
通孔的阻抗和信号的传输速度成反比，阻抗越低，传输速度越快。
通过控制通孔的阻抗，可以降低信号的传输损耗，提高信号的传输效率。
此外，通孔的阻抗控制还可以降低信号的串扰。
串扰是由于相邻信号线之间的电磁耦合引起的，会导致信号品质的下降。
通过控制通孔的阻抗，可以降低信号线之间的电磁耦合，减少串扰的发生。
总之，通孔的阻抗控制在PCB设计中至关重要。
通过正确选择通孔的设计参数和合适的布局方法，可以实现对通孔阻抗的控制。
pcb阻抗设计要求
PCB（Printed Circuit Board）阻抗设计是在设计PCB时考虑电路中信号传输的特性，以确保信号完整性和性能稳定。
阻抗匹配是为了避免信号在传输过程中发生反射、衰减或串扰。
以下是在进行PCB 阻抗设计时的一些建议和要求：1. 信号完整性：阻抗设计的主要目标是确保信号在传输过程中保持完整性，避免信号失真、反射和干扰。
良好的阻抗匹配有助于维持信号的稳定性。
2. 标准阻抗值：使用标准的阻抗值，如50欧姆或75欧姆，以便与常见的信号传输线和接口标准匹配。
这有助于简化设计，并使PCB与其他设备更好地兼容。
3. 差分对阻抗匹配：对于差分信号传输线，确保差分对之间的阻抗匹配。
这对于高速差分信号的传输非常重要，以防止串扰和失真。
4. 信号层阻抗控制：在PCB的不同信号层之间和信号层内，保持一致的阻抗。
这有助于避免信号通过不同层时引起的阻抗变化。
5. 匹配传输线阻抗：选择和匹配PCB上的传输线阻抗，例如微带线、同轴电缆等。
确保这些线的阻抗与设计要求一致。
6. 差分对距离：对于高速差分信号，控制差分对之间的距离，以减小串扰和确保信号匹配。
7. 避免尖峰信号：尽量避免出现尖峰信号，因为这可能导致信号反射。
采用合适的电源和信号滤波可以减小尖峰信号的产生。
8. 考虑环境因素：在阻抗设计中考虑环境因素，例如温度变化、湿度等，以确保PCB 在不同条件下仍能维持稳定的阻抗特性。
9. 使用仿真工具：使用PCB设计仿真工具，如HFSS、SIwave等，进行阻抗匹配仿真，以优化设计并确保其满足要求。
10. 测试和验证：进行PCB生产后的阻抗测试，以验证实际制造的PCB是否符合设计要求。
综合考虑以上因素，可以确保PCB阻抗设计满足性能需求，有助于提高信号传输的质量和可靠性。
高速电路设计中的阻抗匹配技术研究
高速电路设计中的阻抗匹配技术研究近年来，随着电子技术的高速发展，高速电路的设计变得越来越重要。
在高速电路设计中，阻抗匹配技术扮演着至关重要的角色。
阻抗匹配能够在电路中提供最优的信号传输，减少信号的反射和损耗，从而增加电路的性能和稳定性。
本文将探讨高速电路设计中的阻抗匹配技术的研究进展和应用。
一、阻抗匹配技术的基础原理阻抗是指电流和电压之间的比值，用于描述电路对信号的响应。
在高速电路设计中，阻抗匹配技术可以通过调整传输线和装配件的阻抗来使其与信号源和负载的阻抗匹配，以减少信号的反射和损耗。
阻抗匹配技术的基础原理包括特性阻抗、传输线理论和阻抗转换。
特性阻抗是指传输线上单位长度的电阻和电抗的比值，用来描述传输线的特性。
在高速电路设计中，特性阻抗的选择对信号传输有着重要的影响。
传输线理论是指通过传输线的波动传播现象，例如电压波和电流波在传输线上的行为。
通过合理地选择传输线的特性阻抗，可以使信号在传输线上传播时最大限度地减少反射和损耗。
阻抗转换是指在不同特性阻抗之间进行阻抗匹配的过程，例如通过使用阻抗匹配装配件或变压器。
二、阻抗匹配技术的研究进展随着高速电路设计的要求日益严格，阻抗匹配技术也在不断发展和改进。
以下是几个阻抗匹配技术的研究进展：1. 传输线的特性阻抗选择在高速电路设计中，选择适当的传输线特性阻抗尤为重要。
一种常用的特性阻抗是50欧姆，适用于许多应用场景。
然而，在一些特殊应用中，如射频（RF）电路设计，特性阻抗可以选择为其他值，例如75欧姆或100欧姆。
选择适当的特性阻抗可以优化信号的传输效果。
2. 差分传输线技术差分传输线技术是一种常用的阻抗匹配技术，适用于高速信号传输。
差分传输线技术通过使用两条相互平行的传输线，将信号和其互补（反相）信号一起传输。
差分信号传输可以提高抗干扰能力，减少信号的互相干扰。
3. 阻抗匹配装配件阻抗匹配装配件是用于在不同特性阻抗之间实现阻抗匹配的器件，例如阻抗匹配器。
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环测威官网：/阻抗控制技术在高速数字电路设计中非常重要，其中必须采用有效的方法来确保高速PCB 的优异性能。
PCB上高速电路传输线的阻抗计算及阻抗控制
•传输线上的等效模型
图1显示了传输线对PCB的等效影响，这是一种包括串联和多电容，电阻和电感（RLGC 模型）的结构。
串联电阻的典型值在0.25至0.55欧姆/英尺的范围内，并且多个电阻器的电阻值通常保持相当高。
随着PCB传输线中增加的寄生电阻，电容和电感，传输线上的总阻抗被称为特征阻抗（Z 0）。
在线直径大，线接近电源/接地或介电常数高的条件下，特征阻抗值相对较小。
图3示出了具有长度dz的传输线的等效模型，基于该模型，传输线的特征阻抗可以推导为
公式：。
在这个公式中，L“传感线”是指传输线上每个单位长度的电感，而C是指传输线上每个单位长度的电容。
环测威官网：/
在上面的公式中，Z 0表示阻抗（欧姆），W表示线的宽度（英寸），T表示线的粗细（英寸），H表示到地面的距离（英寸），是指衬底的相对介电常数，t PD是指延迟时间（ps / inch）。
•传输线的阻抗控制布局规则
基于上述分析，阻抗和信号的单位延迟与信号频率无关，但与电路板结构，电路板材料的相对介电常数和布线的物理属性有关。
这一结论对于理解高速PCB和高速PCB设计非常重要。
而且，外层信号传输线的传输速度比内层传输速度快得多，因此关键线布局的排列必须考虑这些因素。
阻抗控制是实现信号传输的重要前提。
但是，根据传输线的电路板结构和阻抗计算公式，阻抗仅取决于PCB材料和PCB层结构，同一线路的线宽和布线特性不变。
因此，线路的阻抗在PCB的不同层上不会改变，这在高速电路设计中是不允许的。
本文设计了一种高密度高速PCB，板上大多数信号都有阻抗要求。
例如，CPCI信号线的阻抗应为650欧姆，差分信号为100欧姆，其他信号均为50欧姆。
根据PCB布线空间，必须使用至少十层布线，并确定16层PCB设计方案。
由于电路板的整体厚度不能超过2mm，因此在堆叠方面存在一些困难，需要考虑以下问题：1）。
每个信号层具有与其相邻的图像平面，以保护阻抗和信号质量。
2）。
每个电源平面都有完整的接地层，因此可以很好地保证电源的性能。
3）。
电路板的堆叠需要平衡，避免电路板翘曲。
环测威官网：/
介质的介电常数设定为4.3。
基于上述堆叠设计，应根据计算结果设置线宽和线间距离，以保证信号阻抗的要求。
获得线宽，结果如下：
1）。
表面层上信号线的宽度为5密耳，阻抗为58.7欧姆。
2）。
表面层上CPCI信号线的宽度为4.5密耳，阻抗为61.7欧姆。
3）。
内层信号线宽度为4.5mils，阻抗为50.2Ohms。
4）。
内层和表层BGA区域的线宽为4mils，表层阻抗为64.6Ohms，内层阻抗为52.7Ohms。
5）。
内层微带差分线宽度为5mils，线间距离为6mils，阻抗为100.54Ohms。
6）。
内层带状线差分线的宽度为4.5mils，线间距离为10mils，阻抗为96.6Ohms。
线之间的距离设置如下：
1）。
表面层上信号线（5密耳）之间的距离为5.0密耳。
2）。
表面层上CPCI信号线（4.5密耳）之间的距离为9.0密耳。
3）。
内层信号线（4.5密耳）之间的距离为7.0密耳。
4）。
表面层和内层之间的线之间的距离为4.0密耳。
5）。
内层和它们与其他信号线之间的差分信号线之间的距离应保持至少25密耳。
6）。
表面层上和它们与其他信号线之间的差分信号线之间的距离应保持至少20密耳。
后PCB印刷，测试板的阻抗由POLAR-Cits500阻抗测试仪，在下面的表格的结果进行测试。
数据表明，在高速PCB设计和制造过程中，阻抗必须控制在500hm％，600Om％和100Omm％的范围内。
LVDS及其对PCB的阻抗控制
•LVDS
环测威官网：/ LVDS是一种高速串行信号传输级，具有传输速度快，功耗低，抗干扰能力强，传输距离远，匹配可行等优点。
LVDS的应用领域包括计算机，通信和消费。
•LVDS的阻抗设计
LVDS的电压摆幅仅为350MV，最长传输距离超过10米。
为了确保信号在传输线信号传输过程中不受反射信号的影响，传输线的阻抗必须受到单线阻抗50欧姆和差分阻抗100欧姆的控制。
在实际应用中，通过设置合理的堆叠厚度和介质参数，调整线宽和线间距，并借助一些高速仿真分析工具计算单线和差分线的阻抗，可以控制阻抗。
但是，大多数情况下，满足单线阻抗和差分阻抗的要求相对困难。
一方面，线宽W的调节范围和线S之间的距离由物理设计空间控制。
例如，带有BGA或DIP的边缘连接器中的布线和线宽受焊盘尺寸和距离的影响。
另一方面，W和S的变化将影响单线和差分阻抗的结果。
到目前为止，可以轻松方便地找出预设线宽与线距之间的关系。
•LVDS路由规则
一般而言，差分信号路由是根据阻抗设计规则实现的，其能够确保LVDS质量。
在实际路由中，LVDS应符合以下规则：
1）。
差分对应尽可能短，线应该是直的，通孔的数量应该缩小。
差分对中信号线之间的距离应相同。
所有这些规则都有助于避免长路由和多次关闭。
关于关闭，应使用45度关闭而不是90度。
2）。
差分对之间的距离应保持10次以上，以减少线之间的串扰。
必要时，可以在差分对之间放置接地通孔以进行隔离。
3）。
LVDS不能跨表面分割。
尽管两个差分信号是相互返回路径，但是由于跨表面分裂，信号返回路径不能被削减。
然而，由于缺少图像平面，传输线可能导致阻抗不连续。
4）。
避免层之间的差分信号。
在PCB制造期间，层之间的堆叠对准精度远低于同一层中的蚀刻精度加上堆叠期间的介质损耗，所有这些都导致差分对之间的差分阻抗的变化。
5）。
在阻抗设计中，应使用耦合方法。
6）。
应设置合适的PCB堆叠结构，以确保电压电平信号和LVDS之间的隔离。
在可能的情况下，可以在不同的层上设置高速TTL / CMOS等信号，与地面和电源层的LVDS路由隔离。
7）。
差分信号对应与路由长度兼容。