一个简单的VHDL程序
（2)关系运算符 对具有相同数据类型的运算对象进行比较运算 ，运算结果的数据 类型为布尔类型
等于（=）、不等于（/=)、大于、小于、大于等于（>=)、小于等于（<=);
(3)算术运算符
加、减、乘（*）、除（/)、MOD(取模）、REM（取余）、ABS（绝对值）、乘方 （**）
与变量不同的是，信号的赋值要经过延时后才能成为当前值。 信号的作用：在进程间传递信息，完成进程间通信；二是在结构设计中用来连 接元件，实现元件间的通信。 例：library ieee; Use ieee.std_logic_1164.all; Entity zuhe is Port(a,b,c,d:in std_logic;
(7)标准逻辑矢量（std_logic_vector)数据类型
是std_logic数据类型的组合。
注意：VHDL语言是一种强类型语言，对数据类型要求非常严格，不同数据类型的 数据不能进行直接运算或代入赋值；即使类型相同，长度不同也不能代入。可以用 类型转换函数来实现类型转换。
4、运算操作符
（1）逻辑运算符 对具有相同数据类型的运算对象进行逻辑运算
PORT(i0,i1 : IN STD_LOGIC; q: OUT STD_LOGIC );
END ENTITY or21; ARCHITECTURE one OF or21 IS
BEGIN
q<=i0 OR i1; END ARCHITECTURE one;
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY inv21 IS
标准库里主要包括std_logic_1164、numeric_bit和numberic_std.
2 实体 实体有点类似原理图中的一个器件符号，用来描述该器件的输入输出 端口特征，但不涉及器件的具体逻辑功能和内部电路结构 格式：entity 实体名 is
【generic（类属表）】 【port （端口说明；】 end 实体名；
Type fsmst is(s0,s1,s2,s3);
Signal present_state,next_state:fsmst;
综合器在编码过程中自动将枚举元素转换成位矢量，位矢量的长度取决于枚举元素 的数量。如上述语句4个枚举元素，位矢量的长度为2，每个枚举元素默认的编码： s0=“00”;s1=“01”;s2=“10”;s3=“11”
G:out std_logic); End zuhe; Architechure one of zuhe is Signal e,f : std_logic; Begin E<=a or b; F<=not(c or d); G<=e and f; end;
3、数据类型 常用的数据类型 （1）整形（integer)数据类型 正整数、负整数和零。范围-214783647~214783647（231-1） （2）布尔（boolean)数据类型 取值”ture”或”false” (3)位（bit)数据类型 取值’1’或’0‘;要用单引号 （4）位矢量（bit_vector) 位矢量数据类型是基于位数据类型的数组 例：signal dd:bit_vector(7 downto 0) 信号dd被定义位一个8位宽的矢量，最左位为dd（7），最右位为dd（0） （5）枚举类型 用文字符号来表示一组实际的二进制类型，在状态机设计中，通常将二进制数表 示的状态用文字符号代替
只描述电路的功能或称为行为，即电路输入与输出间的转换的行为，而不包含实现 这些功能的硬件结构信息。称为行为描述。
举例：采用行为描述方式的2选1多路选择器
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21 IS
PORT( a，b : IN STD_LOGIC; s : IN STD_LOGIC; y : OUT STD_LOGIC );
ENTITY mux21 IS PORT( a,b : IN STD_LOGIC; s : IN STD_LOGIC; y : OUT STD_LOGIC );
END ENTITY mux21; ARCHITECTURE dataflow OF mux21 IS BEGIN y<=(a AND (NOT s)) OR (b AND s); END ARCHITECTURE dataflow;
END ENTITY mux21; ARCHITECTURE behav OF mux21 IS
BEGIN PROCESS(a,b,s) BEGIN IF s='0' THEN y<=a; ELSE y<=b; END IF; END PROCESS;
END ARCHITECTURE behav;
（2）结构体描述方法 从实体的硬件结构方面描述，包含元件的说明。元件之间的互连说明。采用 的基本语句是元件例化语句或生成语句。这要求设计者具有较好的硬件基础 例：用VHDL语言的结构描述法描述2选1数据选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY and21 IS
3 结构体 用来描述前面定义的实体内部结构和逻辑功能。结构体必须和实体相联系，一个 实体可以有多个结构体。他的运行是并行的。 格式： Architecture 结构体名 of 实体名 is [说明语句] Begin [功能描述语句] End 结构体名；
VHDL结构体的三种描述方法
（1）行为描述方法
PORT(i0,i1 : IN STD_LOGIC; q: OUT STD_LOGIC );
END ENTITY and21; ARCHITECTURE one OF and21 IS
BEGIN q<=i0 AND i1; END ARCHITECTURE one;
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or21 IS
VHDL程序结构和要素
VHDL程序基本结构 VHDL语言的结构体描述方法 VHDL语言要素 VHDL基本描述语句
一个简单的VHDL程序
Library ieee; Use ieee.std_logic_1164.all;
Entity mux21 is Port(A,B,S:in std_logic; Z:out std_logic); End mus21;
VHDL的语言的要素
VHDL的语言要素，作为硬件描述语言的基本元素，主要有标识符、数据对 象、数据类型和运算操作符等 1、标识符 VHDL标识符的命名规则 （1）有效字符是26个英文字母（不区分大小写）、10个数字符号0-9、下 划线（不能用到开头） （2）每个标识符用英文字母开头，字符串中不能有空格。 2、数据对象 凡是可以赋予一个值的客体叫对象，包括常量、信号与变量 （1）常量 在设计中不会变的值。主要是为了程序更容易阅读和修改。它 必须在程序包、实体、构造体或进程的说明区域加以说明。一般要赋予初 始值，且只能被赋值一次。 常量定义的一般表达式：constant 常量名：数据类型：=表达式； 例：constant width:integer:=8;
（4）移位运算符
逻辑左移（SLL）、逻辑右移（SRL）、算术左移（SLA）、算术右移（SRA）、逻 辑循环左移（ROL）、逻辑循环右移（ROR）
（5）并置运算符“&”
用于位的连接，将几个位用并置运算符连接起来，可以构成一个具有4位长度的位矢 量
使用运算符时注意： （1）操作符之间的优先级 （2）运算重载 如两信号数据类型不同，不能将一个信号的值赋给另一个信号。数据类型 的转换必须要用运算重载。一般用ieee 1164中的标准重载函数实现。 Library ieee; Use ieee_std_logic_1164.all; Use ieee_std_logic_arith.all Use ieee_std_logic_unsigned.all Use ieee_std_logic_signed.all 程序包里有转换函数
Architecture one of mux21 is Begin Z<=A when S=‘0’ 的基本结构
VHDL的设计描述包括库（library)、实体（entity)和结构体architecture)
1、库 库已经存储和放置了可被其他VHDL程序调用的数据定义。器 件说明、程序包等资源。库的种类很多，常见的库有IEEE标准库、 work库。
temp:=x“5c”; 逐位赋值：
temp(6):=‘1’; 多位赋值：
temp(6 downto 3):=“1011”; (3)信号 是描述硬件系统的基本数据对象，与硬件中的”连线“相对应，一般而 言，信号是全局变量，使用范围是实体、结构体和程序包。 信号的定义： Signal 信号名：数据类型：=初始值； 信号可以多次赋值，赋值表达式： 目标信号名<=表达式；这种方式允许产生延时
PORT(i0 : IN STD_LOGIC; q: OUT STD_LOGIC );
END ENTITY inv21; ARCHITECTURE one OF inv21 IS BEGIN
q<= (NOT i0); END ARCHITECTURE one;
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21 IS
(6)标准逻辑位（std_logic)数据类型
Std_logic数据类型是ieee 1164中定义的一种工业标准的逻辑类型，它包含9种取值， 分别为：
在程序中使用std_logic数据类型前，必须在程序中申明库和程序包说明语句：
第三章 VHDL程序设计1
五、VHDL与其它硬件描述语言的比较
行为级 VHDL： 具有较强的系统级抽象描述能力，适 合行为级和 RTL级的描述。设计者可不必 了解电路细节，所作工作较少，效率高。 但对综合器的要求高，不易控制底层电路 的生成。IEEE标准，支持广泛。 RTL: Register Translate Level
其中，端口模式： in: 输入型，此端口为只读型。 out: 输出型，只能在实体内部对其赋值。 inout:输入输出型，既可读也可赋值。 buffer: 缓冲型，与 out 相似，但可读。
21
out 和 buffer 的区别：
inout 和 buffer 的区别： Inout:是一个双向引脚，它在out引脚上加入一个 22 三态输出和输入缓冲器构成的
configuration 配置名 of 实体名 is
for
选配结构体名
end for ；
end 配置名；
32
例：一个与非门不同实现方式的配置如下：
library ieee; use ieee.std_logic_1164.all; configuration first of nand is for art1; entity nand is end for; port(a: in std_logic; end first; b: in std_logic; c: out std_logic); --configuration second of nand is end entity nand; -for art2 architecture art1 of nand is -end for; begin --end second; c<=not (a and b); end architecture art1; architecture art2 of nand is begin c<=‘1’ when (a=‘0’) and (b=‘0’) else ‘1’ when (a=‘0’) and (b=‘1’) else ‘1’ when (a=‘1’) and (b=‘0’) else ‘0’ when (a=‘1’) and (b=‘1’) else ‘0’; 33 end architecture art2;
VHDL——如何写简单的testbench
use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;--use ieee.std_logic_unsigned.all;entity cnt6 isport(clr,en,clk :in std_logic;q :out std_logic_vector(2 downto 0) );end entity;architecture rtl of cnt6 issignal tmp :std_logic_vector(2 downto 0); beginprocess(clk)-- variable q6:integer;beginif(clk'event and clk='1') thenif(clr='0')thentmp<="000";elsif(en='1') thenif(tmp="101")thentmp<="000";elsetmp<=unsigned(tmp)+'1';end if;end if;end if;q<=tmp;-- qa<=q(0);-- qb<=q(1);-- qc<=q(2);end process;end rtl;二、六进制计数器testbench的代码signal en :std_logic:='0';signal clk :std_logic:='0';signal q :std_logic_vector(2 downto 0);constant clk_period :time :=20 ns;begininstant:cnt6 port map(clk=>clk,en=>en,clr=>clr,q=>q);clk_gen:processbeginwait for clk_period/2;clk<='1';wait for clk_period/2;clk<='0';end process;clr_gen:processbeginclr<='0';wait for 30 ns;clr<='1';wait;end process;en_gen:processbeginen<='0';wait for 50ns;en<='1';wait;end process;end rtl;--测试平台文件(testbench)的基本结构library ieee;use ieee.std_logic_1164.all;entity test_bench is --测试平台文件的空实体（不需要端口定义) end test_bench;architecture tb_behavior of test_bench iscomponent entity_under_test --被测试元件的声明port(list-of-ports-theri-types-and-modes);end component;begininstantiation:entity_under_test port map(port-associations);process() --产生时钟信号……end process;process() --产生激励源……end process;end tb_behavior;------------------------------------------------------------------- --简单计数程序源码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_unsigned.all;entity sim_counter isport(clk :in std_logic;reset :in std_logic;count :out std_logic_vector(3 downto 0));end entity;architecture behavioral of sim_counter issignal temp :std_logic_vector(3 downto 0);beginprocess(clk,reset)beginif reset='1' thentemp<="0000";elsif clk'event and clk='1' thentemp<=temp+1;end if;end process;count<=temp;end behavioral;------------------------------------------------------------------- --简单计数程序，测试文件代码(testbench)library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.numeric_std.all;entity counter_tb_vhd is --测试平台实体end counter_tb_vhd;architecture behavior of counter_tb_vhd is--被测试元件（DUT）的声明component sim_counterport(clk :in std_logic;reset :in std_logic;count :out std_logic_vector(3 downto 0));end component;--输入信号signal clk:std_logic:='0';signal reset :std_logic:='0';--输出信号signal count :std_logic_vector(3 downto 0);constant clk_period :time :=20 ns; --时钟周期的定义begindut:sim_counter port map(clk=>clk,reset=>reset,counter=>counter);clk_gen:processbeginclk='1';wait for clk_period/2;clk='0';wait for clk_period/2;end process;tb:process --激励信号beginwait for 20 ns;reset<='1';wait for 20 ns;reset<='0';wait for 200 ns;wait; --will wait forever;end process;end;--激励信号的产生方式--1.以一定的离散时间间隔产生激励信号的波形--2.基于实体的状态产生激励信号，也就是说基于实体的输出响应产生激励信号--两种常用的复位信号--1.周期性的激励信号，如时钟--2.时序变化的激励型号，如复位--eg.产生不对称时钟信号w_clk<='0' after period/4 when w_clk='1' else'1' after 3*period/4 when w_clk='0' else'0';--eg.产生堆成时钟信号，process语句clk_gen1:processconstan clk_period := 40 ns;beginclk='1';wait for clk_period/2;clk='0';wait for clk_period/2;end process;四、如果自己不想写这些testbench的这些固定格式，可以在quartus 里自动生成testbench文件的模板，然后往里面写信号就行了步骤：processing->start->start test bench template write这里需要注意的是要在仿真选项里选择一个仿真工具，然后才会生成testbench自动生成的testbench模板格式如下：-- Copyright (C) 1991-2008 Altera Corporation-- Your use of Altera Corporation's design tools, logic functions-- and other software and tools, and its AMPP partner logic-- functions, and any output files from any of the foregoing-- (including device programming or simulation files), and any-- associated documentation or information are expressly subject-- to the terms and conditions of the Altera Program License-- Subscription Agreement, Altera MegaCore Function License-- Agreement, or other applicable license agreement, including,-- without limitation, that your use is for the sole purpose of-- programming logic devices manufactured by Altera and sold by-- Altera or its authorized distributors. Please refer to the-- applicable agreement for further details.-- ***************************************************************************-- This file contains a Vhdl test bench template that is freely editable to-- suit user's needs .Comments are provided in each section to help the user -- fill out necessary details.-- ***************************************************************************-- Generated on "03/13/2011 20:05:04"-- Vhdl Test Bench template for design : cnt6---- Simulation tool : ModelSim (VHDL)--LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY cnt6_vhd_tst ISEND cnt6_vhd_tst;ARCHITECTURE cnt6_arch OF cnt6_vhd_tst IS-- constants-- signalsSIGNAL clk : STD_LOGIC;SIGNAL clr : STD_LOGIC;SIGNAL en : STD_LOGIC;SIGNAL q : STD_LOGIC_VECTOR(2 DOWNTO 0);COMPONENT cnt6PORT (clk : IN STD_LOGIC;clr : IN STD_LOGIC;en : IN STD_LOGIC;q : OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END COMPONENT;BEGINi1 : cnt6PORT MAP (-- list connections between master ports and signalsclk => clk,clr => clr,en => en,q => q);init : PROCESS-- variable declarationsBEGIN-- code that executes only onceWAIT;END PROCESS init;always : PROCESS-- optional sensitivity list-- ( )-- variable declarationsBEGIN-- code executes for every event on sensitivity list WAIT;END PROCESS always;END cnt6_arch;。
VHDL语言教程
VHDL语言教程VHDL是一种硬件描述语言，用于描述数字电路和系统，并进行硬件的设计和仿真。
它被广泛应用于数字电路设计、嵌入式系统开发和可编程逻辑控制器等领域。
本教程将介绍VHDL语言的基本概念和语法，帮助您了解和学习这门强大的硬件描述语言。
一、VHDL概述VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写，意为高速集成电路硬件描述语言。
它是一种硬件描述语言，用于描述数字电路和系统。
与传统的电路设计方法相比，使用VHDL可以更加方便、高效地进行电路设计和测试。
1.VHDL的起源和发展VHDL最早由美国国防部为了解决数字电路设计复杂、效率低下的问题而研发。
后来，VHDL成为了一种IEEE标准（IEEE1076）并被广泛应用于数字电路设计和仿真。
2.VHDL的优点VHDL具有以下几个优点：-高级抽象：VHDL提供了一种高级描述电路的方法，使得设计者能够更加方便地表达复杂的电路结构和行为。
-可重用性：VHDL支持模块化设计，使得设计者可以将电路的不同部分进行抽象和封装，提高了电路的可重用性。
-高效仿真：VHDL可以进行高效的电路仿真和测试，有助于验证电路设计的正确性和可靠性。
-灵活性：VHDL可以应用于各种不同类型和规模的电路设计，从小规模的数字逻辑电路到大规模的系统级设计。
二、VHDL语法和基本概念1.VHDL的结构VHDL程序由程序单元（unit）组成，程序单元是VHDL描述的最小单元。
程序单元包括实体（entity）、结构（architecture）、过程（process）和包（package）等。
2. 实体（entity）实体是VHDL描述电路模块的一个部分，包括输入输出端口、信号声明和实体标识符等。
3. 结构（architecture）结构描述了实体的具体电路结构和行为，包括组件声明、信号赋值和行为描述等。
等精度频率计设计VHDL程序
等精度频率计设计VHDL程序下面是一个基于VHDL的精度频率计设计程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.NUMERIC_STD.ALL;entity Frequency_Counter isgenericTOLERANCE : integer := 1; --容差范围REF_FREQ : natural := 100; --参考频率BIT_WIDTH : integer := 16 --输出频率计数器宽度portclk : in std_logic;reset : in std_logic;frequency : out std_logic_vector(BIT_WIDTH - 1 downto 0) --计数器输出值end entity Frequency_Counter;architecture Behavioral of Frequency_Counter issignal count : unsigned(BIT_WIDTH - 1 downto 0); --计数器signal count_enable : std_logic; --计数使能信号signal ref_counter : unsigned(ceil(log2(real(REF_FREQ * CLK_FREQ) / TOLERANCE)) - 1 downto 0); --参考计数器beginprocess(clk, reset)beginif reset = '1' thencount <= (others => '0'); --复位为0count_enable <= '0';ref_counter <= (others => '0');elsif rising_edge(clk) thencount <= count + 1; --计数信号递增end if;if ref_counter = REF_FREQ - 1 thenelseref_counter <= ref_counter + 1; --参考计数器递增end if;end if;end process;process(clk, reset)beginif reset = '1' thencount_enable <= '0';elsif rising_edge(clk) thencount_enable <= '1'; --参考频率达到后启用计数信号elsecount_enable <= '0';end if;end if;end process;frequency <= std_logic_vector(count);end architecture Behavioral;在此设计中，我们定义了一个Frequency_Counter实体，它有几个泛型参数，包括CLK_FREQ（输入时钟频率），TOLERANCE（容差范围），REF_FREQ（参考频率）和BIT_WIDTH（输出频率计数器的宽度）。
vhdl语言100例程序
vhdl语言100例程序以下是100个关于VHDL语言的程序示例：1. 用VHDL编写一个计数器模块2. 用VHDL编写一个SR-Latch模块3. 用VHDL编写一个JK-Flip Flop模块4. 用VHDL编写一个D-Flip Flop模块5. 用VHDL编写一个T-Flip Flop模块6. 用VHDL编写一个复位计数器模块7. 用VHDL编写一个移位寄存器模块8. 用VHDL编写一个状态机模块9. 用VHDL编写一个MUX模块10. 用VHDL编写一个DeMUX模块11. 用VHDL编写一个加法器模块12. 用VHDL编写一个减法器模块13. 用VHDL编写一个乘法器模块14. 用VHDL编写一个除法器模块15. 用VHDL编写一个比较器模块16. 用VHDL编写一个位逻辑模块17. 用VHDL编写一个字逻辑模块18. 用VHDL编写一个数据选择器模块19. 用VHDL编写一个FIFO队列模块20. 用VHDL编写一个LIFO栈模块21. 用VHDL编写一个流水线模块22. 用VHDL编写一个中断控制器模块23. 用VHDL编写一个时钟分频器模块24. 用VHDL编写一个IO控制器模块25. 用VHDL编写一个SPI通信控制器模块26. 用VHDL编写一个I2C通信控制器模块27. 用VHDL编写一个UART通信控制器模块28. 用VHDL编写一个哈希函数模块29. 用VHDL编写一个随机数产生器模块30. 用VHDL编写一个CRC校验器模块31. 用VHDL编写一个AES加密算法模块32. 用VHDL编写一个DES加密算法模块33. 用VHDL编写一个SHA加密算法模块34. 用VHDL编写一个MD5加密算法模块35. 用VHDL编写一个RSA加密算法模块36. 用VHDL编写一个卷积滤波器模块37. 用VHDL编写一个峰值检测器模块38. 用VHDL编写一个平滑滤波器模块39. 用VHDL编写一个中值滤波器模块40. 用VHDL编写一个微处理器模块41. 用VHDL编写一个信号发生器模块42. 用VHDL编写一个信号采集器模块43. 用VHDL编写一个频率计算器模块44. 用VHDL编写一个相位计算器模块45. 用VHDL编写一个时序分析器模块46. 用VHDL编写一个正弦波产生器模块47. 用VHDL编写一个余弦波产生器模块48. 用VHDL编写一个数字滤波器模块49. 用VHDL编写一个数字信号处理器模块50. 用VHDL编写一个数字识别模块51. 用VHDL编写一个自动售货机模块52. 用VHDL编写一个二进制加法器模块53. 用VHDL编写一个二进制减法器模块54. 用VHDL编写一个二进制乘法器模块55. 用VHDL编写一个二进制除法器模块56. 用VHDL编写一个自然对数模块57. 用VHDL编写一个指数函数模块58. 用VHDL编写一个三角函数模块59. 用VHDL编写一个高斯滤波器模块60. 用VHDL编写一个激光传感器模块61. 用VHDL编写一个超声波传感器模块62. 用VHDL编写一个光电传感器模块63. 用VHDL编写一个温度传感器模块64. 用VHDL编写一个气压传感器模块65. 用VHDL编写一个陀螺仪模块67. 用VHDL编写一个电流传感器模块68. 用VHDL编写一个电容传感器模块69. 用VHDL编写一个磁场传感器模块70. 用VHDL编写一个通信电缆模块71. 用VHDL编写一个电源控制器模块72. 用VHDL编写一个电机控制器模块73. 用VHDL编写一个汽车控制器模块74. 用VHDL编写一个飞机控制器模块75. 用VHDL编写一个摄像头模块76. 用VHDL编写一个音频控制器模块77. 用VHDL编写一个扬声器控制器模块78. 用VHDL编写一个拨号器模块79. 用VHDL编写一个振动控制器模块80. 用VHDL编写一个压力控制器模块81. 用VHDL编写一个过滤器模块82. 用VHDL编写一个微波发射模块84. 用VHDL编写一个智能电表模块85. 用VHDL编写一个闹钟模块86. 用VHDL编写一个计时器模块87. 用VHDL编写一个时间戳模块88. 用VHDL编写一个脉冲宽度模块89. 用VHDL编写一个电路仿真模块90. 用VHDL编写一个电路控制模块91. 用VHDL编写一个电路测试模块92. 用VHDL编写一个电路优化模块93. 用VHDL编写一个电路布局模块94. 用VHDL编写一个电路验证模块95. 用VHDL编写一个数字信号发生器模块96. 用VHDL编写一个数字信号反演器模块97. 用VHDL编写一个数字信号滤波器模块98. 用VHDL编写一个数字信号加速器模块99. 用VHDL编写一个数字信号降噪器模块100. 用VHDL编写一个数字信号解调器模块VHDL语言是一种硬件描述语言，它用于描述数字电路和系统。
汉字点阵显示VHDL源程序
汉字点阵显示VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity hzxs isport(clk1,clk2:in std_logic;rd:out std_logic;we: out std_logic;ledw:out std_logic_vector(2 downto 0); d:out std_logic_vector(0 downto 7));end hzxs;architecture hav of hzxs issignal count:std_logic_vector(0 to 2);signal a: std_logic_vector(3 downto 0);beginprocess(clk2)beginif clk2'event and clk2='1' thencount<=count+1;end if;ledw<=count;a(2 downto 0)<=count;end process;process(clk1)beginif clk1'event and clk1='1' thena(3)<=not a(3);end if;end process;process(a)begincase a iswhen"0000"=>d<="10110100";--数when"0001"=>d<="11111111"; when"0010"=>d<="01001010"; when"0011"=>d<="11011010"; when"0100"=>d<="11110110"; when"0101"=>d<="11100110"; when"0110"=>d<="01110110"; when"0111"=>d<="11011011"; when"1000"=>d<="00010000";--字when"1001"=>d<="11111111";when"1010"=>d<="11111101"; when"1011"=>d<="00001100"; when"1100"=>d<="11111111"; when"1101"=>d<="00010000"; when"1110"=>d<="00010000"; when"1111"=>d<="00001100";when others=>d<="00000000";end case;end process;rd<='1';we<='0';end hav;数字抢答器VHDL源程序1）抢答器QDQlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity qdq isport(clr:in std_logic;a,b,c,d:in std_logic;an,bn,cn,dn:out std_logic);end qdq;architecture hav of qdq issignal ss:std_logic_vector(0 to 3);beginss<=a&b&c&d;process(clr,a,b,c,d)beginif clr='1' thencase ss iswhen "1000"=>an<='1';bn<='0';cn<='0';dn<='0'; when "0100"=>an<='0';bn<='1';cn<='0';dn<='0'; when "0010"=>an<='0';bn<='0';cn<='1';dn<='0'; when "0001"=>an<='0';bn<='0';cn<='0';dn<='1'; when others=>an<='0';bn<='0';cn<='0';dn<='0'; end case;elsif clr='0' thenan<='0';bn<='0';cn<='0';dn<='0';end if;end process;end hav;2）计分器JFQlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity jfq isport(en1:in std_logic;clk3:in std_logic;bs:out std_logic_vector(3 downto 0);ss:out std_logic_vector(3 downto 0);gs:out std_logic_vector(3 downto 0);add:in std_logic;dec:in std_logic);end jfq;architecture hav of jfq isbeginprocess(clk3,en1,add,dec)variable ssw:std_logic_vector(3 downto 0); variable bsw:std_logic_vector(3 downto 0); beginbsw:="0001";if clk3='1' and clk3'event thenif en1='1' thenif add='1' thenif ssw="1001" thenbsw:=bsw+1;ssw:="0000";elsessw:=ssw+1;end if;elsif dec='1' thenif ssw="1111" thenbsw:=bsw-1;ssw:="1001";elsessw:=ssw-1;end if;end if;end if;end if;ss<=ssw;bs<=bsw;gs<="0000";end process;end hav;3) 选择器XZQlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity xzq isport( a1,b1:in std_logic;abw:in std_logic_vector(0 to 3);asw:in std_logic_vector(0 to 3);agw:in std_logic_vector(0 to 3);bbw:in std_logic_vector(0 to 3);bsw:in std_logic_vector(0 to 3);bgw:in std_logic_vector(0 to 3);obw:out std_logic_vector(0 to 3);osw:out std_logic_vector(0 to 3);ogw:out std_logic_vector(0 to 3)); end xzq;architecture hav of xzq isbeginprocess(a1,b1)beginif a1='1' and b1='0' thenobw<=abw;osw<=asw;ogw<=agw;elsif a1='0' and b1='1' thenobw<=bbw;osw<=bsw;ogw<=bgw;end if;end process;end hav;4）译码器YMQlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity ymq isport( clk2:in std_logic;bw:in std_logic_vector(3 downto 0);sw:in std_logic_vector(3 downto 0);gw:in std_logic_vector(3 downto 0);y:out std_logic_vector(7 downto 0);ledw:out std_logic_vector(2 downto 0)); end ymq;architecture hav of ymq issignal knum:std_logic_vector(3 downto 0); signal count:std_logic_vector(2 downto 0); beginprocess(clk2)beginif clk2'event and clk2='1' thenif count<2 thencount<=count+1;elsecount<="000";end if;end if;end process;ledw<=count;knum<=gw when count=0 elsesw when count=1 elsebw when count=2 ;y<="00111111" when knum="0000" else "00000110" when knum="0001" else"01011011" when knum="0010" else"01001111" when knum="0011" else"01100110" when knum="0100" else"01101101" when knum="0101" else"01111101" when knum="0110" else"00000111" when knum="0111" else"01111111" when knum="1000" else"01101111" when knum="1001" else"00000000" ;end hav;。
vhdl 程序的基本结构 vhdl程序一般由5个部分组成
块语句
块标号:BLOCK[保护表达式] [类属子句;] [端口子句;] [块说明部分;] BEGIN <块语句部分;> END BLOCK 块标号;
类属子句用于参数的定义；端口子句用于信号的定义； 块说明部分对该块要用到的信号、常数、元件和子程序 等进行说明；块语句部分对该块的功能进行描述，块语 句部分的语句是并行执行的，和书写顺序无关。
IEEE: IEEE认可的标准库 std_logic_1164:定义了 std_logic, std_logic_vector, std_ulogic, std_ulogic_vector 等数据类型
VHDL 程序的基本结构
VHDL程序一般由5个部分组成： Library（库） Package（程序包）
CONFIGURATION small_count OF counter IS FOR count_255 END FOR; END small_count; CONFIGURATION big_count OF counter IS FOR count_64K END FOR; END big_count;
Library（程序库） Package（程序包）
Entity（实体） Architecture（构造体） Configuration（配置）
库和程序包
库 ：存放已编译过的实体、构造体、 程序包和配置 程序包：由一组对外可见的信号、常量、 数据类型、子程序、属性等组成 的程序集合
库和程序包的使用
子程序调用语句 过程名（参数表）;
子程序调用语句若位于 “构造体” 或 “块语句” 中，它就是并发语句； 若位于 “进程语句” 或 另一个“子 程序”中，它就是顺序语句；
1用VHDL设计的一位二进制全加器的示例程序
1用VHDL设计的一位二进制全加器的示例程序VHDL（Very High-Speed Integrated Circuit Hardware Description Language）是一种硬件编程语言，它使用结构化的方法来描述数字系统中的电路。
在设计一位二进制全加器之前，我们需要了解一下什么是二进制全加器。
二进制全加器是一种逻辑电路，用于将两个二进制位以及一个进位输入相加，并生成一个和输出以及一个进位输出。
以下是一个使用VHDL编写的一位二进制全加器的示例程序：```vhdl-- Entity声明entity full_adder isportA, B, Cin : in std_logic; -- 输入端口，分别对应两个二进制位和进位Sum, Cout : out std_logic -- 输出端口，分别对应和和进位end full_adder;-- Architecture实现architecture behavior of full_adder isbeginprocess(A, B, Cin)variable temp_sum : std_logic;begintemp_sum := (A xor B) xor Cin; -- 计算和值Sum <= temp_sum; -- 输出和值Cout <= (A and B) or (Cin and (A xor B)); -- 计算进位end process;end behavior;```该程序定义了一个名为`full_adder`的实体，它有3个输入端口（A，B和Cin）和2个输出端口（Sum和Cout）。
`std_logic`是VHDL中的一种数据类型，用于表示逻辑电平。
在架构部分，程序使用一个过程来计算和值（temp_sum）和进位（Cout）。
和值的计算通过使用异或（`xor`）操作符来实现，进位的计算则使用与（`and`）和或（`or`）逻辑操作符的组合来实现。
用VHDL语言编写的数字钟程序
永州职业技术学院课程设计课程名称：EDA技术实用教程题目：基于FPGA的数字钟设计系、专业：电子技术系应用电子年级、班级：07级电子大专学生姓名：**指导老师：***时间：2008年12月目录一、系统设计………………………………………………………..1.1设计要求……………………………………………………1.1.1任务………………………………………………..1.1.2要求……………………………………………….1.1.3题目分析…………………………………………二．方案论证与比较…………………………………2.1方案一…………………………………………2.2 方案二…………………………………………2.3 方案三…………………………………………三、设计思路……………………………………………………3.1硬件模块………………………………………………3.2软件模块………………………………………………….四、调试情况………………………………………………….五、系统调试…………………………………………………六、心得体会……………………………………………………... 附：参考文献……………………………………………………..用VHDL语言编写的数字钟程序摘要：本设计要求一个12进制或24进制的具有时、分、秒计时功能的数字钟，并要求能进行时、分、秒调整，每逢时有报时功能。
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
本设计基于FPGA芯片的数字钟的设计，通过多功能数字钟的设计思路，详细叙述了整个系统的硬件、软件实现过程，实现了时间的显示和修改功能、报时功能等，并尽可能的减少误差，使得系统可以达到实际数字钟的允许误差范围内。
关键词：FBGA、数码管、按键一、系统设计1．1 设计要求1．1．1 任务设计并制作一个数字钟，通过设计,掌握电子设计的一般思路,学习电子设计的一般方法。
(VHDL)8位二进制乘法电路程序
8位二进制乘法电路该乘法器是有由8位加法器构成的以时序方式设计的8位乘法器，采用逐项移位相加的方法来实现相乘。
用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次<由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。
直到所有的部分积都被加过一次。
例如：被乘数<M7M6M5M4M3M2M1M0）和乘数<N7N6N5N4N3N2N1N0）分别为11010101和10010011,其计算过程如下：下面分解8位乘法器的层次结构，分为以下4个模块：①右移寄存器模块：这是一个8位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。
②加法器模块：这是一个8位加法器，进行操作数的加法运算。
③1位乘法器模块：完成8位与1位的乘法运算。
④锁存器模块：这是一个16位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成输入数值的锁存与移位。
按照上述算法，可以得到下图所示之框图和简单流程图。
图中8位移位寄存器reg_8存放乘数a ，从a的最低位开始，每次从reg_8中移出一位，送至1×8位乘法器multi_1中，同时将被乘数加至multi_1中，进行乘法运算，运算的结果再送至8位加法器adder_8中，同时取出16位移位寄存器reg_16的高8位与之进行相加，相加后结果即部分积存入reg_16中，进行移位后并保存。
这样经过8次对乘数a的移位操作，所以的部分积已全加至reg_16中，此时锁存器reg_16存放的值即所要求的积。
<A）电路框图<B）简单流程图8位移位寄存器是在时钟<r8_clk'event and r8_clk='1'）信号作用下，当r8_load='1'时，将8位乘数加载进入；而当r8_load='0'时，对数据进行移位操作，同时定义一个信号reg8用来装载新数据及移位后的操作数，完成这些操作后，寄存器的最低位reg8(0>传送给r8_out输出。