第8章 CMOS基本逻辑单元
ASIC第八章-SOC(1)
SoC Design: system architecture+ IC
Motivation of SoC
Application perspective
More complicated system Low cost of computation Higher reliability
Engineering design perspective
SOC设计面临的挑战 可制造性设计（DFM）
对设计人员来说，需要在版图完成以后进行 DFM设计规则检查。 DMA设计规则通常包括金属密度、间距、线宽、 通孔、转角、电流密度等。 DFM设计规则本质上与普通设计规则相互补充 但事实上由于DFM的修正，会对布局布线造成 影响，进而改变原有的一些时序特性，增加了 设计的复杂性。
Design Object Shift
Design Complexity
Density
0.25µm 2000
Timing Closure
SI
Low Power
DFM/Y
0.18µm 2002
0.13µm
90nm 2004
65nm 2006
SOC设计面临的挑战 (1) 集成密度（复杂性）
包含多种功能模块:处理器核、DSP核、数字逻 辑核、存储器核等。IP核的多样性造成了验证 的复杂性。 芯片规模增大，I/O管脚增多，使测试难度增 加。 混合电路设计，要求在高密度下实现数字电路 和模拟电路的集成与信号交互，复杂性增加。
RISC architecture ARM7, ARM9, ARM10, ARM11 MIPS (Microprocessor without interlocked piped stages) RISC architecture MIPS 32, MIPS 64 PowerPC (Developed by IBM、Motorola、 Apple)
第八章 数字集成电路基本单元及版图(续)
漏极开路输出单元
如果希望系统支持多个集成电路的正常逻辑 输出同时到总线以实现某种操作，就必须对集成 电路的输出单元进行特殊的设计以支持“线逻 辑”。同时，总线也将做适当的改变。 漏极开路输出单元结构就是其中的一种。下 图给出了两种漏极开路结构的输出单元，其中 （a）图的内部控制信号是通过反相器反相控制 NMOS管工作的方式，（b）图是同相控制的方 式。
动态存储器DRAM (Dynamic RAM)
主要指标：存储容量、存取速度。
存储容量: 用字数×位数表示，也可只用位数表 示。如，某动态存储器的容量为109位/片。 存取速度：用完成一次存取所需的时间表示。 高速存储器的存取时间仅有10ns左右。
存储单元的等效电路（1）
字线 字线
VP 位线 (a) DRAM 位线 (b) SRAM 位线
漏极开路输出单元
（a）反相器反相控制方式
（b）同相控制的方式
漏极开路结构实现的线逻辑
Vcc bi
A1
A2
目的：减少电 AN
表达式为
路结构和成本
bi A1 A 2 A N A1 A 2 A Nห้องสมุดไป่ตู้
输入、输出双向三态单元（I/O PAD）
在许多应用场合，需要某些数据端同时具有输入、输 出的功能，或者还要求单元具有高阻状态。在总线结构的 电子系统中使用的集成电路常常要求这种I/O PAD。下 图是一个输入、输出双向三态的I/O PAD单元电路。
存储单元的等效电路（2）
字线 Cut 位线 (c) 熔丝型ROM 位线 (d) EROM(EEPROM) 位线 (e) FRAM 字线 浮栅 字线
DRAM
随着高密度存储器的不断发展，存 储单元尺寸逐渐减小，这种趋势使得结 构简单的动态RAM成为首选。 DRAM单元发展过程中出现几个阶 段，这些阶段的发展使得DRAM的单元 面积越来越小。
CMOS电路基础原理
CMOS电路基础原理CMOS（互补金属氧化物半导体）电路是现代电子领域中常用的集成电路设计技术。
它在数字逻辑电路和模拟电路中广泛应用，并且具有低功耗、高集成度以及较强的抗干扰能力等优点。
本文将介绍CMOS电路的基础原理。
一、CMOS电路结构CMOS电路由N沟道金属氧化物半导体场效应管和P沟道金属氧化物半导体场效应管构成。
N沟道和P沟道管具有互补的传输特性，能够有效降低功耗。
CMOS电路结构包括传输门、组合逻辑电路和时钟电路等。
1. 传输门传输门是CMOS电路的基本单元，常见的有与门、或门以及非门等。
与门由一对并联的P沟道和N沟道管组成，当且仅当两个输入信号同时为高电平时，输出为高电平。
或门由一对串联的P沟道和N沟道管组成，当且仅当两个输入信号中至少一个为高电平时，输出为高电平。
非门由两个逆并联的P沟道和N沟道管组成，当输入信号为高电平时，输出为低电平。
2. 组合逻辑电路CMOS电路中的组合逻辑电路包括与非门、异或门等。
与非门由与门和非门级联而成，输入信号经过与门进行与操作，然后再经过非门进行取反操作。
异或门由与非门和异或非门级联而成，输入信号经过与非门进行与非操作，然后再经过异或非门进行异或操作。
3. 时钟电路CMOS电路中的时钟电路包括振荡电路和触发器等。
振荡电路用于产生稳定的时钟信号，常见的电路有RC振荡电路和LC振荡电路等。
触发器用于存储和传输信息，常见的触发器有RS触发器、D触发器以及JK触发器等。
二、CMOS电路工作原理CMOS电路的工作原理基于PN结和MOSFET的特性。
当控制电压施加于PN结时，PN结正向偏置导通，反向偏置截止。
同时，对于MOSFET来说，当栅极电压低于阈值电压时，沟道断开；当栅极电压高于阈值电压时，沟道导通。
CMOS电路中，P沟道MOSFET和N沟道MOSFET的栅极交替连接，形成互补对。
当输入信号为低电平时，P沟道MOSFET导通，N 沟道MOSFET截止；当输入信号为高电平时，P沟道MOSFET截止，N沟道MOSFET导通。
数字电子技术第8章可编程逻辑器件
前面介绍的FPLA的电路结构不含触发器，因此这 种FPLA只能用于设计组合逻辑电路，故称为组合型 FPLA。
为便于设计时序逻辑电路，在有些FPLA芯片内部 增加了若干触发器组成的寄存器。这种内部含有寄 存器的FPLA称为时序逻辑型FPLA，也称做可编程 逻辑时序器PLS（Programmable Logic Sequeneer）。
Q0n+1=Q3 Q2 Q1+Q3 Q2 Q1+Q3 Q2 Q1+ Q3 Q2 Q1
从上式即可写出每个触发器的驱动方程，即D端 的逻辑函数式。同时，考虑到要求具有置零功能， 故应在驱动方程中加入一项R。当置零输入信号 R=1时，在时钟信号到达后所有触发器置1，反相后 的输出得到Y3 Y2 Y1 Y0=0000。于是得到驱动方程为
图8.3.9 产生16种算术、逻辑运算的编程情况
(8-22)
十进 8.3.3PAL的应用举例
制数
二 进制 数
Y0 Y1 Y2
例8.3.1 用PAL器件设计一个数值判别电路.要求判断4位 D C B A 二进制数DCBA的大小属于0~5、6~10、11~15三个区间的 0 0 0 0 0 1 0 0 哪一个之内。 1 0 0 0 1 1 0 0
FPLA由可编程的与逻辑阵列和可编程的或逻 辑阵列以及输出缓冲器组成，如图所示。
(8-8)
PLA结构 逻辑功能可 变化的硬件 结构。
可编程
将FPLA和ROM 比较可发现，它们 的电路结构极为相 似，都是由一个与 逻辑阵列、一个或 逻辑阵列和输出缓 冲器组成。两者所 不同的是，FPLA的 与阵列可编程，而 ROM的与阵列（译 码器）是固定的。
第八章 可编程逻辑器件（PLD）
数电CMOS逻辑门
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稳定性好
CMOS逻辑门的输出电压范围较小，不易受到温度和工艺变化的影响。
CMOS逻辑门的阈值电压也相对稳定，有利于提高数字电路的稳定性。
输入阻抗高
CMOS逻辑门的输入电路采用反相器结构，具有较高的输入阻抗。
高输入阻抗能够减小信号传输过程中的损耗，提高信号的保真度。
03
CMOS逻辑门的应用
在数字电路中的应用
新型CMOS逻辑门的研究
总结词
随着集成电路技术的发展，新 型CMOS逻辑门不断涌现，以
满足新的应用需求。
详细描述
新型CMOS逻辑门通过创新设 计理念和结构，提高性能、降 低功耗和减小尺寸。
总结词
新型CMOS逻辑门包括可重构 逻辑门、自适应逻辑门和神经 网络逻辑门等。
详细描述
这些新型逻辑门具有更高的灵 活性、自适应性和智能化水平 ，为未来集成电路的发展提供
输入级通常由一个或两个反 相器构成，用于实现逻辑非 的功能。
输出级由一个反相器和两个 串联的二极管构成，用于实 现逻辑与的功能。
CMOS逻辑门的制作工艺
CMOS逻辑门采用成熟的半导体制作工艺， 包括外延、光刻、腐蚀、扩散和蒸镀等工艺 。
外延工艺用于生长单晶硅层，光刻工艺用于 在硅片上形成电路图形，腐蚀工艺用于去除 不需要的硅层，扩散工艺用于掺杂不同元素 形成导电区域，蒸镀工艺用于形成金属导线
数电CMOS逻辑门
目 录
• CMOS逻辑门简介 • CMOS逻辑门的特点 • CMOS逻辑门的应用 • CMOS逻辑门的实现 • CMOS逻辑门的发展趋势
01
CMOS逻辑门简介
什么是CMOS逻辑门
CMOS逻辑门电路
CMOS逻辑门电路CMOS逻辑门电路是在TTL电路问世之后，所开发出的第二种广泛应用的数字集成器件，从发展趋势来看，由于制造工艺的改进，CMOS电路的性能有可能超越TTL而成为占主导地位的逻辑器件。
CMOS电路的工作速度可与TTL 相比较，而它的功耗和抗干扰能力则远优于TTL。
此外，几乎所有的超大规模存储器件，以及PLD器件都采用CMOS艺制造，且费用较低。
早期生产的CMOS门电路为4000系列，随后发展为4000B系列。
当前与TTL兼容的CMO器件如74HCT系列等可与TTL器件交换使用。
下面首先讨论CMOS反相器，然后介绍其他CMO逻辑门电路。
MOS管结构图MOS管主要参数：1.开启电压V T·开启电压（又称阈值电压）：使得源极S和漏极D之间开始形成导电沟道所需的栅极电压；·标准的N沟道MOS管，V T约为3～6V；·通过工艺上的改进，可以使MOS管的V T值降到2～3V。
2. 直流输入电阻R GS·即在栅源极之间加的电压与栅极电流之比·这一特性有时以流过栅极的栅流表示·MOS管的R GS可以很容易地超过1010Ω。
3. 漏源击穿电压BV DS·在V GS=0（增强型）的条件下，在增加漏源电压过程中使I D开始剧增时的V DS称为漏源击穿电压BV DS·I D剧增的原因有下列两个方面：（1）漏极附近耗尽层的雪崩击穿（2）漏源极间的穿通击穿·有些MOS管中，其沟道长度较短，不断增加V DS会使漏区的耗尽层一直扩展到源区，使沟道长度为零，即产生漏源间的穿通，穿通后，源区中的多数载流子，将直接受耗尽层电场的吸引，到达漏区，产生大的I D4. 栅源击穿电压BV GS·在增加栅源电压过程中，使栅极电流I G由零开始剧增时的V GS，称为栅源击穿电压BV GS。
5. 低频跨导g m·在V DS为某一固定数值的条件下，漏极电流的微变量和引起这个变化的栅源电压微变量之比称为跨导·g m反映了栅源电压对漏极电流的控制能力·是表征MOS管放大能力的一个重要参数·一般在十分之几至几mA/V的范围内6. 导通电阻R ON·导通电阻R ON说明了V DS对I D的影响，是漏极特性某一点切线的斜率的倒数·在饱和区，I D几乎不随V DS改变，R ON的数值很大，一般在几十千欧到几百千欧之间·由于在数字电路中，MOS管导通时经常工作在V DS=0的状态下，所以这时的导通电阻R ON可用原点的R ON来近似·对一般的MOS管而言，R ON的数值在几百欧以内7. 极间电容·三个电极之间都存在着极间电容：栅源电容C GS 、栅漏电容C GD和漏源电容CDS·C GS和C GD约为1～3pF·C DS约在0.1～1pF之间8. 低频噪声系数NF·噪声是由管子内部载流子运动的不规则性所引起的·由于它的存在，就使一个放大器即便在没有信号输人时，在输出端也出现不规则的电压或电流变化·噪声性能的大小通常用噪声系数NF来表示，它的单位为分贝（dB）·这个数值越小，代表管子所产生的噪声越小·低频噪声系数是在低频范围内测出的噪声系数·场效应管的噪声系数约为几个分贝，它比双极性三极管的要小一、CMOS反相器由本书模拟部分已知，MOSFET有P沟道和N沟道两种，每种中又有耗尽型和增强型两类。
第八章 数字集成电路基本单元及版图
§7.数字电路标准单元库设计简介
基本设计思想 用人工设计好的各种成熟的、优化的、 版图等高的单元电路，存储在一个单元数据 库中。根据用户的要求，把电路分成各个单 元的连接组合。通过调用单元库的这些单元， 以适当方式把它们排成几行，使芯片成长方 形，行间留出足够的空隙作为单元行间的连 线通道。利用EDA工具，根据已有的布局、 布线算法，可以自动布出用户所要求的IC。
TTL基本电路及版图实现
IC的版图设计已把电路与工艺融为一体，所以一般 较复杂的电路都是先设计实验电路（或单元电路）， 根据实验电路的测试结果获得有关电路功能和电路 参数的第一手资料。 掌握了这些资料，就可以根据元件的不同要求，在 设计中采取相应措施，保证电路达到设计目标。必 要时还要调整个别工艺或工艺参数。 当然设计出的版图要经过实践不断加以改进，一个 成熟的产品一般都要经过几次改版才行。
υ1
T3 Re2
负 载
v0 －
－
GND
TTL基本电路
（1）电路组成 该电路由三部分组成： 1）由双极型晶体管T1和电阻Rb1组成电路输入级。 2）由T2、Re2和Rc2组成中间驱动电路，将单端信号 υB2转换为双端信号υB3和υB4。 3）由T3、T4、Rc4和二级管D组成输出级。 （2）工作原理 输入为高电平时，输出为低电平。 输入为低电平时，输出为高电平。
CMOS反相器
瞬态特性
我们希望反相器的上升时间和下降时间近似相等，则 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道 宽度的 n / p倍左右。 V (t)
i
+VDD 0 t Vo(t) +VDD 0.9VDD 0.1VDD 0
td tf tr
CMOS电平转换电路详解
CMOS电平转换电路详解COMS集成电路是互补对称金属氧化物半导体（Compiementary symmetry metal oxide semicoductor）集成电路的英文缩写，电路的许多基本逻辑单元都是用增强型PMOS晶体管和增强型NMOS管按照互补对称形式连接的，静态功耗很小。
COMS电路的供电电压VDD范围比较广在+5~+15V均能正常工作，电压波动允许10，当输出电压高于VDD-0.5V时为逻辑1，输出电压低于VSS+0.5V（VSS为数字地）为逻辑0。
CMOS电路输出高电平约为0.9Vcc，而输出低电平约为0.1Vcc.当输入电压高于VDD-1.5V时为逻辑1，输入电压低于VSS+1.5V（VSS为数字地）为逻辑0。
TTL电平信号被利用的最多是因为通常数据表示采用二进制规定，+5V等价于逻辑1，0V 等价于逻辑0，这被称做TTL（晶体管-晶体管逻辑电平）信号系统，这是计算机处理器控制的设备内部各部分之间通信的标准技术。
标准TTL输入高电平最小2V，输出高电平最小2.4V，典型值3.4V，输入低电平最大0.8V，输出低电平最大0.4V，典型值0.2V（输入H》2V，输入L《0.8V;输出H 》2.4V（3.4V），输出L《0.4V（0.2V）。
CMOS电平是数字信号还是模拟信号？CMOS电平是数字信号，COMS电路的供电电压VDD范围比较广在+5--+15V均能正常工作，电压波动允许10，当输出电压高于VDD-0.5V 时为逻辑1，输出电压低于VSS+0.5V（VSS为数字地）为逻辑0，一般数字信号才是0和1 。
cmos电平转换电路1、TTL电路和CMOS电路的逻辑电平VOH：逻辑电平1 的输出电压VOL：逻辑电平0 的输出电压VIH ：逻辑电平1 的输入电压VIH ：逻辑电平0 的输入电压TTL电路临界值：。
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8.2.1 CMOS 互补逻辑
图8.11 CMOS 互补逻辑
反相器
与非门
或非门
综合逻辑门
(1) 基本的CMOS 与非门、或非门
图CMOS 与非门和或非门
CMOS 与非门：P 并N 串
CMOS 或非门：P 串N 并
CMOS 与非门、或非门的不同表示符号
NAND2 logic circuit.
NAND2 VTC analysis.
Layout of NAND2 for V M calculation.
Simplification of the series-connected
nFETs.
Simplification of parallel-connected
pFETs.
，仅使用另一输入端作开关转换时
NOR2 VTC construction.
按最佳噪容要求，无论是与非门还是或非门，最佳噪容条件为为了稳定输出高低电平，可在输入输出端分别加倒相器作缓冲级。
下图所示为带缓冲级的二输入端与非门电路。
CMOS 集成门的输出缓冲级：输出特性与倒相器相同
B
A B A Y ⋅=+=带缓冲级的CMOS 与非门电路
带缓冲级的CMOS 或非门电路
B
A B A Y +=⋅=下图所示为带缓冲级的二输入端或非门电路。
静态CMOS 逻辑门具有以下特点
实现8个变量“与”的三种方案
用与或非门实现“异或”“同或”功能）
伪NMOS逻辑
(a) 与非门(b) 或非门
8.2.3 动态CMOS逻辑
()E
+
=简化电路
Z+
AB
C
D
NMOS传送晶体管传输门在传输高电平时，受到门导通阈电压的
传输门电路结
传输门导通电阻r=r||r，比传送晶体管导通电阻小。
CMOS传输门电路与表示
图传输门传输高电平过程
(2) 传输低电平
图传输门传输低电平过程
管为漏负载级（V=V），P管为源跟随器V
其分析过程与传输高电平时类似。
图九管CMOS传输门
3) 改进电路——九管CMOS传输门
一种改进的CMOS传输门电路如图所示。
TG的
流水线式两相N-P CMOSφ逻辑级
CMOS电路低功耗的特点。
预充电鉴别逻辑(2) 与经典的静态CMOS逻辑相比，P-E逻辑的优缺点：优点：
•不需互补结构（每个输入端勿需P、N管搭配）。
•无比电路，所有逻辑门可采用最小尺寸。
P-E逻辑的级联方式8.2.5 CMOS多米诺（Domino）逻辑
CMOS多米诺逻辑
图17
多米诺CMOS逻辑单元的级联
多米诺逻辑的级联方式
(多米诺逻辑可直接实现多级级联)
8.3 级联级的负载
影响门的电气和物理结构设计的因素
8.4.1 MOS管的串联和并联
串联方式工作时，相当于沟道长度增长并联方式工作时，等效为沟道宽度增大
8.4.3 源漏电容8.4.4 电荷的再分配
(MUX--Multiplexer )
多开关的一个典型）给P400F B A 图8.27
CMOS 结构的多路转换开关克服了NMOS 结构所存在的传输高电平阈值电压损耗和串联电阻大的问题，但晶体管数目增加了一倍。
图8.27
图8.27
V 图8.27
8.7 RS 触发器
特性表实际上是一种特殊的真值表，它对触发
器的描述十分具体。
这种真值表的输入变量（自变量）除了数据输入外，还有触发器的初态，而输出RS 触发器的状态转换图JK 触发器的状态转换图
T 触发器的状态转换图
N 阱
N 阱
N 阱
8.8.1 NMOS结构的时钟脉冲控制触发器
时，输入信号才会起作用。
同步RS触发器
结构的时钟脉冲控制触发器
8.9.2 CMOS D触发器
x接x
N阱N阱
N阱
Schmitt Trigger）
压，二者的差值称为回差。
输出电平的变化滞后于输入，形成回环。
②与双稳态触发器和单稳态触发器A Y
我们知道，门电路有一个阈值电压，当输入
利用施密特触发器可以将非矩形波变。