最新数字电路与逻辑设计试卷(有答案)
数字电路与逻辑设计试题及答案
《数字电路与逻辑设计》试题1参考答案一．填空题(10)1．2048 ×8位的RAM有10根地址线，8根数据线。
2．二进制数A=(1011010）2，B=(101111）2，求：A＋B＝(10001001)2；A一B＝( 101011 )23．时序逻辑电路的输出不仅取决于电路．输入信号的状态，而且还与电路原来的状态有关。
4．二硅极管具有单向导通的特性，它的正向导通电压为0.7V。
5．n变量的逻辑函数有2n个最小项，任意两个最小项的乘积为0。
二．选择题(10)1．当晶体三极管b时处于导通状态。
a.发射结和集电结均属于反向偏置；b.发射结正向偏置，集电结反向偏置；c.发射结和集电给均属于正向偏置2．与晶体三极管相比，MOS管具有的特点是a,c,d。
a.输入电阻高；b.受温度影响大；c.便于集成；d.电压控制元件；e.极间电容影响小3．欲将二进制代码翻译成输出信号选用b，欲将输入信号编成二进制代码选用a，欲将数字系统中多条传输线上的不同数字信号按需要选择一个送到公共数据线上选用c，欲实现两个相同位二进制数和低位进位数的相加运算选用e。
a.编码器；b.译码器；c.多路选择器；d.数值比较器；e.加法器；f.触发器；ｇ.计数器；h.寄存器4．在逻辑函数的卡诺图化简中，若被合并(画圈所包含)的最小项个数越多，则说明化简后c。
a.乘积项个数越少；b.实现该功能的门电路少；c.该乘积项含因子少5．逻辑函数Y=A B C+A+B+C的最简与或形式为1。
a. 已是最简与或形式；b. 0 ；c. 1 ；d. B+C三．简答题答案；1．简述用TTL与非门、或非门、异或门实现反相器功能．多余输入端的连接方法。
TTL与非门的余输入端应接高电平，或非门的余输入端应接低电平，异或门实现反相器功能是应将余输入端和输入信号并在一起。
2．举例说明什么叫竞争冒险－现象。
门电路两个输入信号同时向相反的逻辑电平跳变，比如一个从1变为0，另一个从0变为1时，所出现的可能出现尖峰脉冲的现象称为竞争－冒险。
最新数字电路与逻辑设计试题与答案
数字电路与逻辑设计(1)班级 学号 姓名 成绩一．单项选择题（每题1分，共10分）1．表示任意两位无符号十进制数需要（ ）二进制数。
A ．6B ．7C ．8D ．9 2．余3码10001000对应的2421码为（ ）。
A ．01010101 B.10000101 C.10111011 D.11101011 3．补码1．1000的真值是（ ）。
A ． +1.0111 B. -1.0111 C. -0.1001 D. -0. 1000 4．标准或-与式是由（ ）构成的逻辑表达式。
A ．与项相或 B. 最小项相或 C. 最大项相与 D.或项相与 5.根据反演规则，()()E DE C C A F ++⋅+=的反函数为（ ）。
A. E )]E D (C C [A F ⋅++=B. E )E D (C C A F ⋅++=C. E )E D C C A (F ⋅++=D. E )(D A F ⋅++=E C C6．下列四种类型的逻辑门中，可以用（ ）实现三种基本运算。
A. 与门B. 或门C. 非门D. 与非门7． 将D 触发器改造成T 触发器，图1所示电路中的虚线框内应是（ ）。
图1A. 或非门B. 与非门C. 异或门D. 同或门8．实现两个四位二进制数相乘的组合电路，应有（ ）个输出函数。
A ． 8 B. 9 C. 10 D. 11 9．要使JK 触发器在时钟作用下的次态与现态相反，JK 端取值应为（ ）。
A ．JK=00 B. JK=01 C. JK=10 D. JK=11 10．设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（ ）个异或门。
A ．2 B. 3 C. 4 D. 5二．判断题（判断各题正误，正确的在括号内记“∨”,错误的在括号内记“×”,并在划线处改正。
每题2分，共10分）1．原码和补码均可实现将减法运算转化为加法运算。
（ ）2．逻辑函数7),M(1,3,4,6,C)B,F(A,∏=则m(0,2,5)C)B,(A,F ∑=。
专科《数字电路与逻辑设计》_试卷_答案
专科《数字电路与逻辑设计》一、（共75题,共150分）1. 多少个二进制数字可以组成一位十六进制数字?（）（2分）A.2B.3C.4D.5.标准答案：C2. 二进制数(1111101.0101)2转换为八进制为:（）（2分）A.037.25B.175.24C.125.3l25D.761.2.标准答案：B3. 十进制数9的8421码为（）。
（2分）A.1000B.1011C.1001D.1010.标准答案：C4. 二进制数?0.1011的原码是（）。
（2分）A.1.1011B.0.1011C.1.0100D.1.0101.标准答案：A5. 逻辑函数=（）。
（2分）A.A+ B+ CB.C.1D.0.标准答案：C6. 逻辑函数的F（A,B,C）=的标准与或式为（）。
（2分）A.B.C.D..标准答案：D7. 与逻辑函数F ＝相等的函数为（）。
（2分）A.ABB.C.D.AB+C.标准答案：D 8. 逻辑函数的反函数为（）（2分）A.B.C.D..标准答案：B9. 在下列三个逻辑函数表达式中,哪一个是最小项表达式？（）（2分）A.B.C.D..标准答案：A10. 逻辑函数式F ＝等于（）。
（2分）A.0B.1C.AD..标准答案：B11. 下列几种TTL电路中,输出端可实现线与功能的电路是（）。
（2分）A.或非门B.与非门C.异或门D.OC门.标准答案：D12. 典型的TTL与非门电路使用的电源电压为（）。
（2分）A.5 VB.3.6 VC.0.35 VD.3—18 V.标准答案：A13. 基本RS触发器在正常工作时,它的约束条件是,则它不允许输入S和R 的取值分别为（）。
（2分）A.0,0B.0,1C.1,0D.1,1.标准答案：D14. 若JK触发器的J＝0,K＝0,在CLK触发后,输出Q的状态为( )。
（2分）A.0B.1C.不变D.与前一状态Q反相.标准答案：C15. 主从型JK 触发器的特性方程( )。
大学《数字电路与逻辑设计》期末试卷含答案
大学《数字电路与逻辑设计》试题一、选择、填空、判断题（30分，每空1分）1.和CMOS相比，ECL最突出的优势在于D 。
A.可靠性高B. 抗干扰能力强B.功耗低 D. 速度快2.三极管的饱和深度主要影响其开关参数中的C 。
A.延迟时间t dB. 上升时间t rC. 存储时间t sD. 下降时间t f3.用或非门组成的基本RS触发器的所谓“状态不确定”是发生在R、S 上加入信号D 。
A.R=0, S=0B. R=0, S=1C. R=1, S=0D. R=1, S=14.具有检测传输错误功能的编码是：C 。
A. 格雷码B. 余3码C. 奇偶校验码5.运用逻辑代数的反演规则，求函数F=A̅[B+(C̅D+E̅G)]的反函数F̅：B 。
A.A+B̅C+D̅E+GB.A+B̅(C+D̅)(E+G̅)C.A̅+B(C̅+D)(E̅+G)6.下列叙述中错误的有：C 。
A. 逻辑函数的标准积之和式具有唯一性。
B. 逻辑函数的最简形式可能不唯一。
C. 任意两不同的最小项之和恒等于1。
7. 函数F=(A+B+C̅)(A ̅+D)(C+D)(B+D+E)的最简或与式为：A 。
A.F=(A+B+C ̅)(A ̅+D)(C+D)B.F=(A+B+C ̅)(A ̅+D)C.F=ABC̅+A ̅D+CD 8. 逻辑函数F (A,B,C,D )=∑(1,3,4,5,6,8,9,12,14)，判断当输入变量ABCD 分别从(1) 0110→1100，(2) 1111→1010时是否存在功能冒险：B 。
A. 存在，存在 B. 不存在，存在C.不存在，不存在9. 对于K ＝3的M 序列发生器，反馈函数为Q 2⊕Q 0，则产生M 序列：C 。
A. 1010100 B. 1110101 C. 111010010. 在进行异步时序电路的分析时，由于各个触发器的时钟信号不同，因此我们应该把时钟信号引入触发器的特征方程，对于D 触发器，正确的是：A 。
数字逻辑试卷及答案
数字逻辑试卷及答案0(共5页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--《数字电路与逻辑设计》模拟试卷1试题卷注意：1.试卷保密，考生不得将试卷带出考场或撕页，否则成绩作废。
请监考老师负责监督。
2.请各位考生注意考试纪律，考试作弊全部成绩以零分计算。
3.本试卷满分100分，答题时间为90分钟。
4.本试卷分为试题卷和答题卷，所有答案必须答在答题卷上，答在试题卷上不给分。
一、单项选择题(本大题共10小题，每小题2分，共20分)在每小题列出的四个选项中只有一个选项是符合题目要求的，请将正确选项前的字母填在答题卷相应题号处。
1. 下列四个数中，最大的数是 。
[A] (AF)16 [B] (0010)8421BCD[C] ()2 [D] (198)104. 对于钟控RS 触发器，若要求其输出“0”状态不变，则输入的RS 信号应为 。
[A] 2 [B] 8 [C] 16 [[A] OC 门[B] PMOS [C] NMOS [D] CMOS[A] RS=X0[B] RS=0X[C] RS=X1[D] RS=1X5. 以下各电路中，可以产生脉冲定时。
[A] 多谐振荡器[B] 单稳态触发器[C] 施密特触发器[D] 石英晶体多谐振荡器[A] 变量译码器[B] 加法器[C] 数码寄存器[D] 数据选择器7. 同步时序电路和异步时序电路比较，其差异在于后者。
[A] 没有触发器[B] 没有统一的时钟脉冲控制[C] 没有稳定状态[D] 输出只与内部状态有关[A] 触发器[B] 晶体管[C] MOS管[D] 电容9. 当用异步I/O输出结构的PAL设计逻辑电路时，它们相当于。
[A] 组合逻辑电路[B] 时序逻辑电路[C] 存储器[D] 数模转换器[A] 2[B] 4[C] 8[D] 32二、多项选择题(本大题共5小题，每小题3分，共15分)在每小题列出的四个选项中有二至四个选项是符合题目要求的，请将正确选项前的字母填在答题卷相应题号处。
数字电路与逻辑设计考试试卷
《数字电路与逻辑设计》考试试卷（闭卷 时间120分钟）考场登记表序号一、填空题（每空2分，共18分）1. 十进制数24.36对应的8421BCD 码为。
2. 设计移存型序列信号发生器，产生序列00010111，至少需要 个D 触发器。
3. 要构成32K ×16位的RAM ，需要片8K ×8 位的RAM 芯片，需要_ __根地址线。
4. 避免竞争冒险的常用方法为引入选通脉冲、 以及 。
5. C MO S 多余输入端不能 处理。
6. 在施密特触发器、单稳态触发器和 多谐振荡器中，有两个稳定状态的是 ，没有稳定状态的是 。
二、计算画图题（每题6分，共18分）1． 用公式法化简函数()()()F A A B BC A B B A C =++++⊕。
2. 写出逻辑函数F ABCD ACD BD =++以及反函数、 对偶函数的最小项表达式。
3. 已知主从JK 触发器输入端J 、K 和CP 的电压波形如图1所示，试画出Q 端对应的电压波形。
设触发器的初始状态为0。
图1三、分析题（每题12分，共24分）院/系 年级 专业 姓名 学号答 题 勿 超 装 订 线 ------------------------------装---------------------------------------------订----------------------------------------线----------------------------------------1.分析图2中所示时序电路的逻辑功能。
要求分别给出驱动方程，状态转移方程，输出方程，并列出状态转移表。
图22. 分析图3所示由集成4位二进制计数器74LS161和集成2线-4线译码器构成的电路。
设时钟频率f cp = 90KHZ，说明当译码器的地址输入AB分别为00、01、10、11时，74LS161的输出频率f各是多少？下面给出了74LS161的功能表。
《数字电路与数字逻辑》练习题答案
《数字电路与数字逻辑》练习题一答案一、 填空 1、75 3.375 2、11110103、（17A ）H >（376.125）D >（67）O >（11000）B4． 40，3．31255． 0．1101B ，0．61O ，0．DH11111110．01B ，376．4O ，FE ．4H6． +1111101，01111101，01111101，01111101 —101010，1101010，1010101，10101107．))()((C A D C B A +++ ))()((C A D C B A +++ 8．0 19．101011.1 2B.8 10．n2 1 11、81，3.62512、11111110.01， 11111110.01， 11111110.01， 11111110.01 13、（27A ）H >（76.125）D >（67）O >（10110）B14、Q n , 1 15、9, 8 16、4 17、(3FFF)H18、B A A+B AB+C 19、32进制20． 56，2．812521． 100101B ，45O ，25H101．0101B ，5．24O ，5．5H22． +1111100，01111100，01111100，01111100—11101，111101，100010，10001123．A B ，A，AB + AC ，A+B C24.（4E.4）16=(1001110.01)2=(116.2)8=(1111000.00100101)842125、(10011001)余3码(1010101)格雷码26.10101 11010 1101127、输入原来状态28、(A+C)(B+C)29、10，830、T触发器31、随机存取存储器RAM 只读存储器ROM32、833、CABC+AB+ABC34、C++A+BB35，6．562536．110011，63，33；101．0101，5．24，5．537．+1101000，01101000，01101000，01101000；－100111，1100111，1011000，101100138．A B，A，A + B ，A +BC二、单项选择题：三1．2.（1）)BA或C+D+++CADBD(BCABD（2）B=异或操作AF⊕3.分析以下电路，说明电路功能。
数字电路逻辑设计试卷 (1)
《数字逻辑电路》习题及参考答案一、单项选择题1．下列四个数中最大的数是( B )A.(AF)16B.(001010000010)8421BCDC.(10100000)2D.(198)102．将代码(10000011)8421BCD 转换成二进制数为（ B ）A.(01000011)2B.(01010011)2C.(10000011)2D.(000100110001)23．N 个变量的逻辑函数应该有最小项（ C ）A.2n 个B.n2 个C.2n 个D. (2n-1)个4．下列关于异或运算的式子中，不正确的是( B )A.A A=0B. A A=0C.A 0=AD.A 1= A5．下图所示逻辑图输出为“1”时，输入变量（ C ）ABCD 取值组合为A．0000B．0101C．1110D．11116．下列各门电路中，( B )的输出端可直接相连，实现线与。
A.一般T TL 与非门B.集电极开路T TL 与非门C.一般C MOS 与非门D.一般T TL 或非门7．下列各触发器中，图( B )触发器的输入、输出信号波形图如下图所示。
A.2n-nB.2n-2nC.2nD.2n-1.n9．下列门电路属于双极型的是( A ) A.OC 门 B.PMOS C.NMOS D.CMOS 10．对于钟控 R S 触发器，若要求其输出“0”状态不变，则输入的 R S 信号应为( A ) A.RS=X0 B.RS=0X C.RS=X1 D.RS=1X 11．下列时序电路的状态图中，具有自启动功能的是( B )12．多谐振荡器与单稳态触发器的区别之一是( C ) A.前者有 2 个稳态，后者只有 1 个稳态 B.前者没有稳态，后者有 2 个稳态 C.前者没有稳态，后者只有 1 个稳态D.两者均只有 1 个稳态，但后者的稳态需要一定的外界信号维持 13．欲得到 D 触发器的功能，以下诸图中唯有图（ A ）是正确的。
14．时序逻辑电路的一般结构由组合电路与（ B ）组成。
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数字电路与逻辑设计（A 卷）班级 学号 姓名 成绩一．单项选择题（每题1分，共10分）1．表示任意两位无符号十进制数需要（ ）二进制数。
A ．6B ．7C ．8D ．9 2．余3码10001000对应的2421码为（ ）。
A ．01010101 B.10000101 C.10111011 D.11101011 3．补码1．1000的真值是（ ）。
A ． +1.0111 B. -1.0111 C. -0.1001 D. -0. 1000 4．标准或-与式是由（ ）构成的逻辑表达式。
A ．与项相或 B. 最小项相或 C. 最大项相与 D.或项相与 5.根据反演规则，()()E DE C C A F ++⋅+=的反函数为（ ）。
A. E )]E D (C C [A F ⋅++=B. E )E D (C C A F ⋅++=C. E )E D C C A (F ⋅++=D. E )(D A F ⋅++=E C C6．下列四种类型的逻辑门中，可以用（ ）实现三种基本运算。
A. 与门B. 或门C. 非门D. 与非门7． 将D 触发器改造成T 触发器，图1所示电路中的虚线框内应是（ ）。
图1A. 或非门B. 与非门C. 异或门D. 同或门8．实现两个四位二进制数相乘的组合电路，应有（ ）个输出函数。
A ． 8 B. 9 C. 10 D. 11 9．要使JK 触发器在时钟作用下的次态与现态相反，JK 端取值应为（ ）。
A ．JK=00 B. JK=01 C. JK=10 D. JK=11 10．设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（ ）个异或门。
A ．2 B. 3 C. 4 D. 5二．判断题（判断各题正误，正确的在括号内记“∨”,错误的在括号内记“×”,并在划线处改正。
每题2分，共10分）1．原码和补码均可实现将减法运算转化为加法运算。
（ ）2．逻辑函数7),M(1,3,4,6,C)B,F(A,∏=则m(0,2,5)C)B,(A,F ∑=。
（ ） 3．化简完全确定状态表时，最大等效类的数目即最简状态表中的状态数目。
（ ） 4．并行加法器采用先行进位（并行进位）的目的是简化电路结构。
（ ）5. 图2所示是一个具有两条反馈回路的电平异步时序逻辑电路。
( )图2三．多项选择题(从各题的四个备选答案中选出两个或两个以上正确答案，并将其代号填写在题后的括号内，每题2分，共10分) 1．小数“0”的反码形式有（ ）。
A ．0．0......0 ； B ．1．0......0 ； C ．0．1......1 ； D ．1．1 (1)2．逻辑函数F=A ⊕B 和G=A ⊙B 满足关系（ ）。
A. G F =B. G F ='C. G F ='D. 1G F ⊕=3． 若逻辑函数∑∑==5,7),m(0,2,3,4,C)B ,G(A,,m(1,2,3,6)C)B ,F(A,则F 和G 相“与”的结果是（ ）。
A ．32m m +B ． 1C ． B AD ． AB4．设两输入或非门的输入为x 和y ，输出为z ，当z 为低电平时，有（ ）。
A ．x 和y 同为高电平 ；B ． x 为高电平，y 为低电平 ；C ．x 为低电平，y 为高电平 ；D ． x 和y 同为低电平.5．组合逻辑电路的输出与输入的关系可用（ ）描述。
A ．真值表 B. 流程表 C ．逻辑表达式 D. 状态图四． 函数化简题（10分）1．用代数法求函数B A C B AC AB ⋅+⋅++=C)B,F(A, 的最简“与-或”表达式。
（4分） 2．用卡诺图化简逻辑函数F(A ，B ，C ，D)＝∑m(2，3，9，11，12)+∑d(5，6，7，8， 10，13) 求出最简“与-或”表达式和最简“或-与”表达式。
（6分）五．设计一个将一位十进制数的余3码转换成二进制数的组合电路，电路框图如图3所示。
（15分）图3要求：1．填写表1所示真值表；表1ABCD WXYZ ABCD WXYZ0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 11112．利用图4所示卡诺图，求出输出函数最简与-或表达式；图43．画出用PLA实现给定功能的阵列逻辑图。
4．若采用PROM实现给定功能,要求PROM的容量为多大？六、分析与设计（15分）某同步时序逻辑电路如图5所示。
图5(1) 写出该电路激励函数和输出函数；(2) 填写表2所示次态真值表；输入X 现态Q2Q1激励函数J2K2J1K1次态Q2(n+1)Q1(n+1)输出Z(3) 填写表3所示电路状态表；现态次态Q2 (n+1)Q1(n+1)输出Q 2Q 1X=0X=1Z00011011（4）设各触发器的初态均为0，试画出图6中Q1、Q2和Z的输出波形。
图6（5）改用T 触发器作为存储元件，填写图7中激励函数T 2、T 1卡诺图，求出最简表达式。
图7七．分析与设计（15分）某电平异步时序逻辑电路的结构框图 如图8所示。
图中：11222212y y x x Y x x y ++= 212121211x x y y x Y y x x ++=212y x x Z =要求：1．根据给出的激励函数和输出函数表达式，填写表4所示流程表；表42. 判断以下结论是否正确，并说明理由。
二次状态 y 2 y 1激励状态Y 2Y 1/输出Zx 2x 1=00 x 2x 1=01 x 2x 1=11 x 2x 1=10 0 0 0 1 1 11 0图8① 该电路中存在非临界竞争；② 该电路中存在临界竞争；3．将所得流程表4中的00和01互换，填写出新的流程表5，试问新流程表对应的电路是否存在非临界竞争或临界竞争？表5八．分析与设计（15分）某组合逻辑电路的芯片引脚图如图9 所示。
图91．分析图9 所示电路，写出输出函数F 1、F 2的逻辑表达式，并说明该电路功能。
二次状态y 2 y 1 激励状态Y 2Y 1/输出Z x 2x 1=00 x 2x 1=01 x 2x 1=11 x 2x 1=100 0 0 1 1 11 02．假定用四路数据选择器实现图9 所示电路的逻辑功能，请确定图10所示逻辑电路中各数据输入端的值，完善逻辑电路。
图103．假定用EPROM实现图9 所示电路的逻辑功能，请画出阵列逻辑图。
《数字电路与逻辑设计》试卷A 参考答案一．单项选择题（每题1分，共10分）1．B ； 2．C ； 3．D ； 4．B ； 5. A ； 6．D ； 7．D ； 8．A ； 9．D ； 10．B 。
二．判断题（判断各题正误，正确的在括号内记“∨”,错误的在括号内记“×”,并在划线处改正。
每题2分，共10分）1．反码和补码均可实现将减法运算转化为加法运算。
（×）2．逻辑函数7),M(1,3,4,6,C)B,F(A,∏=则7)m(1,3,4,6,C)B,(A,F ∑=。
（×） 3．化简完全确定状态表时，最大等效类的数目即最简状态表中的状态数目。
（∨） 4．并行加法器采用先行进位（并行进位）的目的是提高运算速度。
（×）5. 图2所示是一个具有一条反馈回路的电平异步时序逻辑电路。
(×)三．多项选择题(从各题的四个备选答案中选出两个或两个以上正确答案，并将其代号填写在题后的括号内，每题2分，共10分)1．AD ； 2．ABD ； 3．AC ； 4．ABC ； 5．AC 。
四． 函数化简题（10分） 1．代数化简（4分）BA B AC A B AC AB AC B AC AB )A C (B AC AB BA CB AC AB C)B,F(A,+=++=++=++=+++=⋅+⋅++=2．卡诺图化简（共6分）最简“与-或”表达式为： C B C A F += （3分） 最简“或-与”表达式为： )C B (C)(A F +⋅+= （3分） 五．设计（共15分）1．填写表1所示真值表；（4分）ABCD WXYZ ABCD WXYZ0000 0001 0010 0011 0100 0101 0110 0111 dddddddddddd000000010010001101001000100110101011110011011110111101010110011110001001dddddddddddd2．利用卡诺图，求出输出函数最简与-或表达式如下：（4分）D ZD CDC YBCD DBCB X BCDAB W=+=+ +=+=3．画出用PLA5分）4．若采用PROM 实现给定功能,要求PROM 的容量为：（2分）4(bit)24⨯六、分析与设计（15分）（1） 写出该电路激励函数和输出函数；（3分）12121211Q Q Z ,Q K ,Q J ,X K X,J ===== （2输入 X 现态 Q 2 Q 1 激励函数 J 2 K 2 J 1 K 1 次态 Q 2(n+1)Q 1(n+1)输出Z 0 0 0 0 1 1 1 1 00 01 10 11 00 01 10 11 0 1 0 1 1 0 0 1 0 1 0 1 1 0 0 1 0 1 1 0 1 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 0 0 1 0 0 1 1 1 0 1 1 1 0 1 0 0 0 1 0 0（3现态 次态 Q 2 (n+1)Q 1(n+1)输出 Q 2 Q 1 X=0 X=1 Z 0000 01 0 01 10 11 1 10 00 01 0 111011（4）设各触发器的初态均为0，根据给定波形画出Q 1、Q 2和Z 的输出波形。
（3分）（5）改用T 触发器作为存储元件，填写激励函数T 2、T 1卡诺图，求出最简表达式。
（3分）最简表达式为：11111212122Q X Q X Q X T Q Q Q Q Q Q T ⊕=+=⊕=+=七．分析与设计（15分）1．根据给出的激励函数和输出函数表达式，填流程表； （5分）2. 判断以下结论是否正确，并说明理由。
（6分） ① 该电路中存在非临界竞争； 正确。
因为处在稳定总态（00，11），输入由00变为01或者处在稳定总态（11，11），输入由11变为01时，均引起两个状态变量同时改变，会发生反馈回路间的竞争，但由于所到达的列只有一个稳定总态，所以属于非临界竞争。
② 该电路中存在临界竞争；正确。
因为处在稳定总态（11，01），输入由11变为10时，引起两个状态二次状态 y 2 y 1 激励状态Y 2Y 1/输出Z x 2x 1=00 x 2x 1=01 x 2x 1=11 x 2x 1=100 0 00/0 00/0 01/0 00/0 0 1 00/0 00/0 01/0 10/0 1 1 11/0 00/0 11/1 10/01 0 11/0 01/0 11/1 10/0变量同时改变，会发生反馈回路间的竞争，且由于所到达的列有两个稳定总态，所以属于非临界竞争。