彻底掌握Quartus
QuartusII软件操作教程
时单击next按钮，进入到最后的汇总窗口，单击finish返回
主界面。
Quartus II 软件操作
2. 使用电路图绘制工具产生设计输入
常用的设计输入方法包括使用电路图绘制工具 和使用VHDL代码。这里先说明使用电路图绘制工 具的输入方法。该工具称为模块编辑器(Block Editor)。
示例:对于逻辑函数
Quartus II 软件操作
第三步 对设计的电路进行仿真 Quartus II包含仿真工具，它 们用于仿真已设计电路的行为功能。 在电路仿真之前，必须先创建输入 波形文件。 1） 使用波形编辑器。 选择File/New命令，在弹出的对 话框中选择Vector Waveform File 选项，单击OK按钮。将文件 命名为example_schematic.vwf并保 存。
Quartus II 软件操作
一. 简介 Altera公司的Quartus II软件提供了可编程片上 系统（SOPC）设计的一个综合开发环境，是进 行SOPC设计的基础，Quartus II集成环境包括 1．系统级设计 2．嵌入式软件开发 3．可编程逻辑器件（PLD）设计 4．综合 5．布局和布线 6．验证和仿真
Quartus II 软件操作
使用Waveform Editing(波形编辑)工具，该工具位于竖 直工具栏内,其形状类似于分别指向左侧和右侧的箭头,也可 以改变输入波形。选择该工具的时候，如果原始波形对应的 值等于0，那么拖过后波形对应的值变为1，如果原始波形对 应的值等于1，那么拖过后波形对应的值变为0。
画出相应的电路图。
f x1 x2 x2 x3
Quartus II 软件操作
第一步 画电路图 在Quartus II 界面中，选择File/new命令，在弹出的窗 口中，选择Design Files中的Block Diagram/Schematic File选项并单击ok按钮。此操作打开了模块编辑器窗口。在 该窗口中画出电路图，可以产生设计中需要的模块图文件。 1）导入逻辑门符号。 双击模块编辑器的空白区域，或者选择Edit/insert symbol,或者在工具栏中单击与门符号，在左面的libraries 方框内，列出了Quartus II 提供的若干库。单击 c:\quartus\libraries旁边的“+”号，然后单击primitives 旁边的“+”号，最后单击logic旁边的“+”号，选中and2， 放置到模块编辑器窗口。用同样的方法再放置一个两输入与 门，一个非门，一个两输入或门。
Quartus 软件使用指南 quartus
保存好文件,默认文件名 保存好文件 默认文件名
启动仿真
仿真结果
以上时序仿真，会考虑延时信息，接下来做 功能仿真
选择功能
选择仿真工具
点击生成功能仿真网表
网表生成成功
点击开始按钮
查看网表
点击RTL viewer 点击
这就是程序所描述的2选一逻辑 这就是程序所描述的 选一逻辑 块
实验二
源文件1的结果
仿真波形
综合后网表
源文件2的结果
仿真波形
综合后网表
可以再新建一个工程来做，也可以在第一个 源文件的基础上稍作修改
仿真的文件的设置
时钟：在这里可以设置时钟为20MHz,即周期为 50ns 复位信号：复位信号是低电平有效，复位信号是在 系统刚启动时有效，所以先把复位信号拉低，过了 一段时间后拉高 数据输入：随意设置，为了显示，可以设置为二进 制的显示方式 输出：可以加入中间信号temp来显示，这里没有加。 为了观察方便，也可以设置为二进制的显示格式。
创建波形文件 由于分析与综合，没有产生仿真网表，所以 不可以直接点击仿真按钮，需要先生成功能 仿真网表 操作如下
点击它，生成功能仿真网表， 点击它，生成功能仿真网表， 完毕以后， 完毕以后，点击开始按钮即可 以仿真
多位加法器实现
本次试验在前面的基础上，来实现多位加法 器
多为加法器实现原理
新建文件夹 命名为n_adder 把h_adder.vhd,f_adder.vhd,拷贝到这个文件 里面，后面要使用这两个文件 新建工程，工程因为n_adder
（3）为工程选择目录，如下图所示
点击这个， 点击这个，选择工程存放路径
（4）目录选择完毕，给顶层命名，这里取名 为f_adder
EDA技术3-QUARTUS使用方法
厦门理工学院通信系 刘虹
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3.4 LPM_ROM宏模块应用
使用Quartus II 的MegeWizard Plug-In Manager中的宏功能模块可以帮助用户完成一些复 杂系统的设计，并可以方便地对现有的设计文件 进行修改。这些宏功能模块包括LPM（Library Parameterized Megafunction）、MegaCore（例 如FFT、FIR等）和AMMP（Altera Megafunction Partners Program，例如PCI、DDS等）。下面以 波形发生器的设计为例，介绍Quartus II宏功能 模块的使用方法。
厦门理工学院通信系 刘虹 2
为了方便电路设计，设计者首先应当在计 算机中建立自己的工程目录（如d:\myeda）。 将自己的全部EDA设计文件放在文件夹中。
注意：工程文件夹的名称不要使用汉字，最好 也不要使用数字。
厦门理工学院通信系 刘虹
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Quartus II原理图输入的基本操作
编辑原理图
引脚锁定
厦门理工学院通信系 刘虹
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在设计中嵌入SignalTap Ⅱ逻辑分析
仪有两种方法：第一种方法是建立一个
SignalTap Ⅱ文件(.stp)，然后定义STP文
件的详细内容；第二种方法是用
MegaWizard Plug-InManager建立并配臵
STP文件，然后用MegaWizard实例化一个
HDL输出模块。
厦门理工学院通信系 刘虹
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1. 加入计数器元件 用鼠标双击原理图编辑窗， 在弹出的元件选择窗的 “Libraries”栏目中选择 “arithmetic”的 “lpm_counter”（计数器） LPM元件。LPM是参数化的多功 能库元件，每一种LPM元件都 具有许多端口和参数，通过对 端口的选择与参数的设臵得到 设计需要的元件。
【转】彻底掌握Quartus——基础篇
【转】彻底掌握Quartus——基础篇彻底掌握Quartus——基础篇版权声明：本⽂为博主原创⽂章，遵循版权协议，转载请附上原⽂出处链接和本声明。
本⽂链接：=============================================================你可以在上⾯搜索到quartus的下载链接，然后在百度能找到。
不建议⽤quartus13以前的版本(旧版带的USB blaster驱动可能在WIN8、WIN10上⾯安装不了)，还有quartus13及以后的版本都把IDE和器件包分成两部分，记得下载器件包。
此外，quartus13.0sp1是最后⼀个⽀持cyclone II的版本。
接下来，介绍Quartus 13最基础的⽇常使⽤⽅法。
如何新建⼯程就不说了，但是要注意，⼯程⽬录和⼯程名不要有中⽂和空格，还有，要有⼀个设计⽂件（如，.v、.vhd、.bsf⽂件）的名称要跟⼯程名⼀样，不然会有警告。
⼀、新建⼯程，New个设计⽂件，会出现下图所⽰。
上⾯那么多种⽂件有什么卵⽤？1、AHDL⽂件，⽤于编写Altera发明的AHDL语⾔，此语⾔已经被淘汰，可以不管它。
2、Block Diagram/Schematic⽂件，原理图⽂件，跟AD、PADS、Cadence等电路图设计软件的⽤法差不多。
3、EDIF⽂件，⽹表⽂件。
4、Qsys system⽂件，⽤于设计软核，Qsys前⾝是NIOS。
5、State Machine⽂件，状态机⽂件。
6、System Verilog⽂件，⽤于系统级验证。
7、Tcl script⽂件，TCL脚本⽂件。
8和9、常⽤的HDL⽂件（包括verilog和VHDL）10是⼗六进制⽂件，11是MIF⽂件，⽤于ROM或RAM的初始化。
12、Probe⽂件，⽤于观察FPGA内部某⼀信号，⼀般⽤Signaltap13、逻辑分析仪接⼝⽂件，暂时不知道有什么⽤。
14、VWF⽂件，⽤于调⽤quartus⾃带的仿真⼯具QSIM15、AHDL头⽂件，可以不管它。
图解Quartus的使用方法
Quartus的使用方法——从建工程到电路板下载全过程以模4计数器为例：1）打开Quartus，界面如下：2）创建工程，点击File—>New Project Wizard跳过第一个默认的界面，直接进入第二个：注意工程文件名与顶层实体名相同，这在写VHD文件时尤其要注意，在定义entity时名字必须与工程名一致，否则会报错。
下一步需要向工程里添加文件和库，我们现在不需要，暂时直接跳过。
3）选择器件这个器件的选择不能臆想，其实仔细看电板上的芯片就可以看到相应的型号。
一定要根据实际情况选择，否则仿真时会出现问题。
当然如果创建工程时没有选择也没有关系，到时候可以在device里面选择或者更改。
下一步基本上也是默认，直接next。
4）信息确认点击finish即可创建工程，如果发现信息需要修改，可以点击back。
5）创建设计文件点击File—>New，选择Block Diagram/Schematic File，单击OK。
弹出空白的编辑界面6）在空白处双击，在弹出的原件对话框中的Name里直接输入74161，或者可以根据上面的library属性图一级级的查找。
如果熟悉的话还是直接输入器件名称快。
单击OK，或者直接输入enter即可选中原件，然后在适当位置单击鼠标即可安置原件。
7）连接好的电路图如下注意这里有一个命名技巧：注意到右上角的输出线比其他线要粗，这是Bus line表示单向总线，而一般的细线叫Line。
选中该output，单击右键，在properties中的General中根据提示命名，比如这里的q[1..0]。
表明有两根线分别是q[0]和q[1]。
当然需指定这个总线在电路中是哪几根线，上图中是指从74161到与非门的输出线，所以要分别选中，并为之赋予相应的名字。
如果省略这一步，将会提示该q[1..0]没有指定，编译都不通过。
8）保存文件File—>save，注意文件名与工程名要相同，即不改变默认名即可。
QuartusII入门详细教程实例讲解
Quartus II入门详细教程实例讲解写在前面：1.本教程适合以前没有接触过QuartusII开发软件的新手，本教程是基础的入门，后续的学习还得大家自己努力。
2.本教程非常详细手把手带大家入门，网上现存的很多教程，有的过于跳跃，难以跟上；有的遇到错误，但教程没有指出，导致我们不知道怎么做。
3.本教程首先通过简单的仿真实验带大家入门。
VHDL源代码会附在文档最后。
4.本教程使用Quartus II 9.1版本进行演示，其他版本的操作差别不是太大，也可以进行学习。
目录一、Quartus II开发软件基本介绍1.1 Quartus Ⅱ简介Quartus Ⅱ是Altera公司推出的专业EDA工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
1.2 Quartus Ⅱ开发流程使用Quartus II 软件进行开发的流程如图1.2.1所示。
需注意的是，Quartus II还可以使用命令行模式的TCL批处理脚本进行自动流程控制。
图1.2.1 Quartus Ⅱ开发流程二、用3-8译码器的设计介绍QuartusⅡ的基本使用方法（VHDL仿真）1.1打开软件双击桌面安装好的QuartusⅡ 9.1图标，打开软件，主页面如图1所示。
图1在图1中，1区为菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
2区为快捷工具栏：提供设置（setting），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
3区为资源管理窗口。
4区为编译及综合的进度栏：编译和综合的时候该窗口可以显示进度，当显示100%是表示编译或者综合通过。
5区为工作区。
6区为信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
2.2新建工程运行菜单命令“File->New Project Wizard”，打开新工程向导，首先出现如图2所示的工程向导介绍对话框。
Quartus软件操作
Quartus软件操作Quartus的学习以及了解DE2，通过简单step by step例子的引导。
本实验通过几个简单的例子向大家介绍FPGA开发软件QuartusII的使用流程以及文本输入和图形输入法的设计步骤。
1.Quartus II 的文本编辑输入法Quartus II 的文本编辑输入法设计电路时, 首先要建立设计项目实验步骤：第1步：打开QuartusII。
第2步：新建一个空项目。
执行File->New Project Wizard命令，进入新建项目向导。
如下图所示，填入项目的名称，默认项目保存路径在Quartus安装下，也可修改为其他地址，视具体情况而定。
第3步：执行Next，进入向导的下一页进行项目内文件的添加操作，如果没有文件需要添加进项目，则直接按Next按钮既可。
第4步：指定CPLD/FPGA器件，如下图所示，选择芯片系列为“CycloneII”，型号为“EP2C35F672C6N”。
选择型号时，可直接在列表框中查找，也可通过指定封装方式（Package）为“FBGA”、引脚数（Pin count）为“672”以及速度等级（Speed grade）为“6”这3个参数值来进行筛选。
第5步：向导的后面几步不做更改，直接按Next即可，最后按Finish结束向导。
到此即完成了一个项目的新建工作。
第6步：新建一个VHDL文件。
由于之前建立的项目还是一个空项目，所以接着需要为项目新建文件。
执行File->New命令，在“Device Design Files”选项页中选择“VHDL File”,然后点击OK按钮。
这时自动新建一个名为Vhdl1.vhd的文档，执行File->Save As命令，将文档另存为and2gate.vhd文件，结果如图所示。
第7步：代码输入。
在and2gate.vhd代码编辑窗口内输入以下代码：library ieee;use ieee.std_logic_1164.all;entity and2gate isport(a,b:in std_logic;y:out std_logic);end and2gate;architecture behav_and2gate of and2gate isbeginy<=a and b;end behav_and2gate;第8步：代码的语法检查和编译。
quartus教程
计算机并口 器件编程接口
PCB Board
PLD
EDA技术的范畴
PCB 设计
模拟电路 数字电路
电路设计
本课程内容！
混合电路 设计输入
PLD 设计
逻辑综合 仿真 编程下载
IC 版图设计
真有趣，可以按自己的想法设计一个芯片！
我也要参加全国大学 生电子设计竞赛！ 生电子设计竞赛！
呀，毕业设计正好能用得上哎！
现代的数字系统设计方法（续1）
1.根据设计要求划分功能模块 2. PLD开发（利用EDA工具）
设计输入：采用原理图 硬件描述语言（HDL） 描述出输 原理图或 （ 1 ） 设计输入 ： 采用 原理图 或 硬件描述语言 （ HDL ） ， 描述出 输 入和输出的逻辑关系，将整个原理图或程序输入到计算机中； 入和输出的逻辑关系，将整个原理图或程序输入到计算机中； （ 2 ） 设计的编译 ： EDA 工具可自动进行 逻辑综合 ， 将功能描述转 设计的编译：EDA工具可自动进行逻辑综合， 工具可自动进行逻辑综合 换为门级描述，或转换成具体PLD的网表文件，将网表文件自动 换为门级描述，或转换成具体PLD的网表文件， PLD的网表文件 适配到具体芯片中进行布局布线 布局布线； 适配到具体芯片中进行布局布线； 功能仿真和时序仿真； （3）功能仿真和时序仿真； （4）编程下载到实际芯片中，在实验台上进行验证； 编程下载到实际芯片中，在实验台上进行验证； 到实际芯片中 在每一阶段若有问题 有问题， 在计算机上直接修改设计， （5）在每一阶段若有问题，可在计算机上直接修改设计，重复以 上过程。 上过程。
优点：
效率高——所有这一切，几乎都是借助计算机利 用EDA软件自动完成！ 容易检查错误，便于修改； 设计周期短、成功率很高 ； 产品体积小。
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彻底掌握Quartus你可以在EETOP的论坛上面搜索到quartus的下载链接，然后在百度能找到破解方法。
不建议用quartus13以前的版本(旧版带的USB blaster驱动可能在WIN8、WIN10上面安装不了)，还有quartus13及以后的版本都把IDE和器件包分成两部分，记得下载器件包。
此外，quartus13.0sp1是最后一个支持cyclone II的版本。
接下来，介绍Quartus 13最基础的日常使用方法。
如何新建工程就不说了，但是要注意，工程目录和工程名不要有中文和空格，还有，要有一个设计文件（如，.v、.vhd、.bsf 文件）的名称要跟工程名一样，不然会有警告。
一、新建工程，New个设计文件，会出现下图所示。
上面那么多种文件有什么卵用？1、AHDL文件，用于编写Altera发明的AHDL语言，此语言已经被淘汰，可以不管它。
2、Block Diagram/Schematic文件，原理图文件，跟AD、PADS、Cadence等电路图设计软件的用法差不多。
3、EDIF文件，网表文件。
4、Qsys system文件，用于设计软核，Qsys前身是NIOS。
5、State Machine文件，状态机文件。
6、System Verilog文件，用于系统级验证。
7、Tcl script文件，TCL脚本文件。
8和9、常用的HDL文件（包括verilog和VHDL）10是十六进制文件，11是MIF文件，用于ROM或RAM的初始化。
12、Probe文件，用于观察FPGA内部某一信号，一般用Signaltap13、逻辑分析仪接口文件，暂时不知道有什么用。
14、VWF文件，用于调用quartus自带的仿真工具QSIM15、AHDL头文件，可以不管它。
16、原理图的Symbol文件，用于编辑原理图Symbol，跟你用电路图设计软件时，画原理图库差不多。
17、JTAG链描述文件，给一个或多个芯片下载代码时用的。
18、Synopsys约束文件，时序约束用的SDC文件。
19、txt文件。
就算quartus支持那么多种文件，但常用的没几个，一般是原理图.bdf文件或者纯文本的.v或.vhd文件，就算后面需要用逻辑分析仪或者时序约束，也是可以用quartus自动给你生成的。
特别要注意一下，不同类型的文件，名字最好不一样。
比如，已经有了test.v，就不要用弄test.vwf，不然你双击test的原理图Symbol的时候，会问你要打开test.v还是test.vwf，让你浪费不必要时间。
我一般是除了.v或.vhd文件用test之外，vwf就用test_vwf.vwf，bdf就用test_top.bdf。
二、如何把HDL 文件，转成原理图Symbol先选中你要转的HDL文件。
白色衬底（左边）是被选中的HDL文件，右边是没有选中的，然后在菜单栏File下面。
点Create Symbol Files for Current File，即可把HDL转成原理图Symbol了，然后新建一个.bdf的原理图文件。
双击红圈位置，在libraries->Project下，已经生成了原理图Symbol了，点OK，可以调用了。
（我的机子是高分屏，Symbol显示有点问题，是quartus对高分屏支持得不好）。
如果你觉得原理图的symbol不够大，可以按住Ctrl键，滑动鼠标滚轮，可以使symbol放大/缩小。
再来对照一下，原理图Symbol和.vhd文件的实体entity bin2bcd isport(clk_50M: in std_logic;add : in std_logic;sub : in std_logic;bcdout1:out std_logic_vector(3 downto 0));end bin2bcd;这是一一对应，输入在左，输出在右，有多个输入的时候，也会按顺序排列，如果不方便连线，可以改一下引脚的顺序，再保存，生成Symbol，再update。
右击Symbol，就可以update了，update时，会出现下面的对话框。
懂点英语的，都能看懂上面三个选择。
1、只update选中的symbol，2、update所有关联（名字一样）的symbol，3、update全部symbol。
一般选第一个。
quartus13有个bug，生成的symbol的实例名可能会重名，而报警告。
这时，可以右击symbol，选properties。
把上图的inst改成其它名字就可以了。
三、在刚才调用symbol的位置，还可以调用其它IP核。
在Name下面输入input，可以调用输入端口，output就是输出端口了，这些都是quartus自带的一些symbol，把primitives下面的折叠全部打开，你会发现有很多东西，如：与或非门、各种触发器等。
当然，还有其它东西，自己去挖掘吧。
特别要说明两个symbol，VCC代表高电平，GND代表低电平，可用于使能或者其它用途。
也是在刚才那个对话框，下面有MegaWizard，用来调用quartus自带的IP核，也叫宏功能模块（LPM），有部分是免费，部分是收费，还有部分需要联网下载的。
MegaWizard的使用方法也很简单，写上IP核的名字，一步步next到finish 就可以了，调用也是在上面那个对话框里调用。
其中，原理图symbol之间的连线要注意一下位宽，不然会出错。
也可以使用网络标号，先把线引出来，选中线，再输入网格标号就可以了，但是要注意一下格式，如：qout是8位，网络标号就要写成qout[7..0]。
也有些特殊用法，如下图所示：这里，引出64位宽的fre信号，而在另一个symbol则只连了[63..32]这几个脚，这是合法的，空出来的引脚，没用的话，可以不管。
四、编写好你的设计文件之后，就可以编译（也可以叫综合）了。
因为综合很慢，所以先分析一下设计文件有无语法错误之类的，再综合。
综合的时候，要注意，哪个是顶层文件。
比如你弄一个流水灯，在led_top.bdf里面，有分频模块fre_div的symbol和流水灯控制模块led_ctrl的symbol的话，那么led_top.bdf就是顶层文件，因为它调用了你所有的设计文件。
你可以先选中led_top.bdf，再用快捷键Ctrl+Shift+J，把它设置为顶层文件，不然综合出来有很多警告，甚至出错。
上图所示，蓝圈就是分析设计文件了，而红圈就是综合。
综合之后，就会生成report，告诉你，你设计出来的电路占用哪些资源。
懂点英文和FPGA的内部结构的，都能看懂上图。
现在解释一下：1、电路占用了62个LE。
2、电路占用了43个组合电路。
3、电路占用了55个专用的寄存器。
4、整个电路占用了55个寄存器。
5、电路使用了31个引脚，我的FPGA是EP2C8Q208C8N，一共有208个引脚，其中138个引脚是可用的。
6、电路使用了0个虚拟引脚，虚拟引脚是前期设计时，预先分配的，可以解决引脚不够用导致无法综合的问题。
7、电路使用的内存为0 bit，这里memory是指FPGA内部的存储单元，包括ROM和RAM，其中RAM指的是块RAM 而不是分布式RAM，因为分布式RAM是用LE实现的。
8、电路使用了0个PLL，我这芯片一共有2个PLL，PLL 是固核（也可以认为是硬核，硬核和固核的分界线并不是很明确），可以配置一下就调用，某些FPGA会有4个或更多的PLL固核。
五、接下来看看，你综合出来是个什么电路。
在菜单栏的Tools下面，点击查看RTL图、状态机图（前提是综合出来有状态机）或者工艺映射表（Technology Map）其中RTL图和工艺映射表，都可以表示你设计出来的电路，区别在于，RTL图抽象层次更高一些，而工艺映射表更接近于门级。
某些时候，RTL并不能完全表示出电路的正确性，因为综合出来，有部分细节出错，在RTL图看不出来，这里得用工艺映射表。
六、用Assignment Editor锁管脚。
在Value下面输入23，就可以把clk锁定在23号引脚了。
如下图所示。
七、锁完之后，保存好，还要再综合一次，这样的综合出来的电路才是你需要的。
如果不想综合两次，那就要用TCL脚本来锁管脚了。
新建一个TCL脚本文件。
输入如下代码：set_location_assignmentPIN_23 -to clk这样就可以把clk锁定在23号引脚了。
如果你的引脚是按键，就要加上拉电阻（不然会容易烧坏IO口），输入如下代码：set_location_assignmentPIN_208 -toswitch_inputset_instance_assignment -nameWEAK_PULL_UP_RESISTOR ON -to switch_input这样就把switch_input这个锁在208号引脚，同时给208号引脚加了上拉电阻。
保存好你的TCL脚本，然后在菜单栏的tools下，点TCL scripts，点Run，运行一下你的TCL脚本。
这样，就只需要综合一次了。
八、接好你的JTAG就可以用Programmer下载代码了，由于此步骤太简单了，省略。
其中sof文件，是直接JTAG下载的，断电就没了；pof文件是AS下载，断电可保存。
但是AS下载需要额外加点电路，而且对电路要求高，有点问题都无法下载，而且工业上的板子也只有JTAG下载口（节省PCB面积），这样就得用JTAG间接下载，断电可保存。
在菜单栏的file下，转换编程文件：选择jic格式，配置芯片的型号（我这里是EPCQ16），然后改一下jic的名字，默认是output_file。
先点一下SOF Data然后add file，把你的SOF 文件添加进去。
然后点generate即可生成jic文件。
最后在programmer，添加这个jic文件，就可以下载代码了。
下载完之后，FPGA并不直接运行代码，需要先断电，再上电，FPGA才正常工作。