第七章 指令流水线
计算机指令流水线回顾
计算机指令流水线回顾计算机指令流水线是一种高效的指令执行技术，旨在提高计算机的运行速度。
在本文中，我们将回顾计算机指令流水线的基本原理、优点和局限性，并提供相关题库类型的答案和解析。
一、引言计算机指令流水线是一种并行处理技术，它允许多个指令同时在不同的处理阶段执行，以提高指令执行的速度和效率。
本节将介绍计算机指令流水线的定义和基本原理。
二、计算机指令流水线的原理计算机指令流水线是基于指令执行的并行处理技术。
它将一条指令的执行划分为多个阶段，并且允许多个指令同时在不同的阶段执行。
下面是计算机指令流水线的基本原理：1. 指令划分阶段：将一条指令划分为多个独立且可执行的子指令。
2. 指令执行阶段：每个子指令在不同的处理阶段执行，例如指令提取、指令解码、操作数获取等。
3. 管道寄存器：用于在不同的阶段之间传递数据和指令。
4. 阶段并行执行：多个指令在不同的阶段同时执行，实现指令级并行。
5. 超标量流水线：同时执行多条指令。
三、计算机指令流水线的优点计算机指令流水线相较于传统的顺序执行方式，具有以下优点：1. 提高吞吐量：通过并行执行多条指令，大大提高了计算机的吞吐量。
2. 提高运行速度：指令流水线的并行执行能够加快指令的执行速度，提高计算机的运行效率。
3. 提高资源利用率：指令流水线可以充分利用计算机的硬件资源，使处理器单元始终保持繁忙状态。
四、计算机指令流水线的局限性虽然计算机指令流水线有很多优点，但也存在一些局限性：1. 指令依赖：由于指令之间存在数据或控制依赖关系，可能导致流水线的暂停或冲突，进而影响指令的执行速度和效率。
2. 硬件成本：为了实现指令流水线，需要增加硬件资源和复杂的控制电路，导致成本的增加。
3. 分支预测错误：分支指令的预测错误或错误的预测会导致流水线的中断和重组。
五、题库类型答案与解析在计算机指令流水线的相关题库中，我们可以通过以下方式给出答案与解析：1. 填空题：要求填写与指令流水线相关的概念、原理或术语。
指令流水线
第七章指令流水线2. 简单回答下列问题。
（参考答案略）（1）流水线方式下，一条指令的执行时间缩短了还是加长了？程序的执行时间缩短了还是加长了？为什么？（2）具有什么特征的指令集易于实现指令流水线？（3）流水线处理器中时钟周期如何确定？单条流水线处理器的CPI为多少？每个时钟周期一定有一条指令完成吗？为什么？（4）流水线处理器的控制器实现方式更类似于单周期控制器还是多周期控制器？（5）为什么要在各流水段之间加寄存器？各流水段寄存器的宽度是否都一样？为什么？（6）你能列出哪几种流水线被阻塞的情况？你知道硬件和软件是如何处理它们的吗？（7）超流水线和多发射流水线的主要区别是什么？（8）静态多发射流水线和动态多发射流水线的主要区别是什么？（9）为什么说Pentium 4是“CISC壳、RISC核”的体系结构？3. 假定在一个五级流水线（如P.205图7.1所示）处理器中，各主要功能单元的操作时间为：存储单元：200ps；ALU和加法器：150ps；寄存器堆读口或写口：50ps。
若执行阶段EX 所用的ALU操作时间缩短20%，则能否加快流水线执行速度？如果能的话，能加快多少？如果不能的话，为什么？若ALU操作时间增加20%，对流水线的性能有何影响？若ALU 操作时间增加40%，对流水线的性能有何影响？参考答案：a. ALU操作时间缩短20%不能加快流水线指令速度。
因为存储单元的时间为200ps，所以流水线的时钟周期不会因为ALU操作时间的缩短而变短。
b. ALU操作时间延长20%时，变为180ps，比200ps小，对流水线性能没有影响；c. ALU操作时间延长40%时，变为210ps，比200ps大，所以，流水线的时钟周期将变为210，其效率降低了（210-200)/200=5%。
4. 假定某计算机工程师想设计一个新CPU，一个典型程序的核心模块有一百万条指令，每条指令执行时间为100ps。
（1）在非流水线处理器上执行该程序需要花多长时间？（2）若新CPU是一个20级流水线处理器，执行上述同样的程序，理想情况下，它比非流水线处理器快多少？（3）实际流水线并不是理想的，流水段间数据传送会有额外开销。
第七章 指令流水线
第一讲 流水线数据通路和控制逻辑 第二讲 流水线冒险与高级流水线基概念
第一讲 流水线数据通路和控制 主要内容
°日常生活中的流水线处理例子：洗衣服 °单周期处理器模型和流水线性能比较 °如何设计流水线数据通路
• 以MIPS指令子集来说明 °如何设计流水线控制逻辑
R-type
1
2
3
Ifetch Reg/Dec Exec
4 Mem
NOOP! 5
Wr
°加一个NOP阶段以延迟“写”操作: • 把“写”操作安排在第5阶段, 这样使R-Type的Mem阶段为空NOP
Clock Cycle 1 Cycle 2 Cycle 3 Cycle 4 Cycle 5 Cycle 6 Cycle 7 Cycle 8 Cycle 9
Load Ifetch Reg/Dec Exec Mem Wr
R-type Ifetch Reg/Dec Exec Wr
R-type Ifetch Reg/Dec Exec Wr
°上述流水线有个问题: 两条指令试图同时写寄存器，因为
• Load在第5阶段用寄存器写口 • R-type在第4 阶段用寄存器写口
New Value
Register File Write Time
RegWr busA busB Address busW
Old Value
New Value
2
Old Value
Delay through Extender & Mux Old Value
Register File Access Time New Value
Load指令的流水线
CPU提速之指令流水线与超标量技术
吞吐率
存在问题
1.超标量处理机都重复设置有多个相同的指令执行部件，而超流水线处理 机 只是把同一个指令执行部件分解为多个流水极。
2.超流水线处理机要比超标量处理机条件转移等操作造成的损失大。 3.超流水线处理机的启动延迟比超标量处理机大 4.因为超线程技术是对多任务处理有优势，因此当运行单线程运用软件时，超线 程技术将会降低系统性能，尤其在多线程操作系统运行单线程软件时将容易出现 此问题。
介绍并分析“CPU提速之指令流水线与超标量技术”
生如夏花
目录
原理
存在问题
解决办法
注意事项
原理介绍
超流水线是通过细化流水、提高主频，使得 在一个机器周期内完成一个甚至多个操作， 其实质是以空间换取时间。 超标量，CPU架构是指在一颗处理器内核中 实行了指令级并行的一类并行运算。这种技 术能够在相同的CPU主频下实现更高的CPU
注意事项
对于一些需要处理器进行运算的工作来说(专门为超线程或多核、多处理器设计 的程序)，开启超线程功能绝对能够让平台的运算能力得到有效的提升，如果您 经常使用7-Zip和WinRAR等软件对文件进行压缩和解压缩，那么一定要开启超线 程，可以起到事半功倍的效果。 而对于偏向游戏的玩家来说，是否开启超线程，就要根据具体情况来抉择了。 首先，要看玩家在运行游戏的过程中，处理器的负载状态。比如有的玩家喜欢 双开、多开游戏客户端，那么平台会长时间运行在高负载的状态下，根据我们 之前的测试结果可以发现，在这种情况下，将超线程功能关闭，往往能够获得 更好的游戏体验。
Thanks
公司名公司名公司名公司名
Hale Waihona Puke 5.在打开超线程支持后，如果处理器以双处理器模式工作，那么处理器内部缓存 就会被划分成几区域，互相共享内部资源。对于不支持多处理器工作的软件在双 处理器上运行时出错的概率要比单处理器上高很多。
指令集的实现与流水线结构
18
Computer Architecture Spring 2016
算术流水线
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Computer Architecture Spring 2016
算术流水线
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Computer Architecture Spring 2016
算术流水线
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Computer Architecture Spring 2016
4、流水线需要有“填充时间”（第一个任务流出结果所需的时间）， 在此之后流水过程才进入稳定工作状态，每一个时钟周期（拍）流出 一个结果；
5、流水技术适合于大量重复的时序过程，只有输入端能连续地提供 任务，流水线的效率才能充分发挥。
8
Computer Architecture Spring 2016
部件级、处理机级及处理机间流水线
所谓部件级流水线又叫运算操作流水线（Arithmetic pipelines），它是把处理机的算术逻辑部件分段，以便为各 种数据类型进行流水操作。
所谓处理机级流水线，又叫指令流水线（Instruction pipelines），它是把解释指令的过程按照流水方式处理。
所谓处理机间流水线，又叫宏流水线（Macro pipelines）。
段空 号间
8 7 6
浮点加 1 2 3 … … n-1 n
定点乘 一
一二 一二三
5
1 2 3 … … n-1 n
4
1 2 3 … … n-1 n
3
1 2 3 … … n-1 n
2
1 2 3 … … n-1 n
1 1 2 3 … … n-1 n
一二三四
时间
静态流水线 11
Computer Architecture Spring 2016
流水线相关性分析
1、指令流水线中主要有结构相关、数据相关、控制相关。
相关影响流水线性能。
程序中出现的数据相关lbu r3,0x0(r2)需要在WB周期才能将值写入r3里，而后续的指令seqi r5,r3,0x0a在intEx周期里读取r3寄存器的值，发生了读写相关。
正常它的执行阶段需要等待上一条指令将值写入r3后才能读r3寄存器的值，所以为了避免冲突，这里我们采用定向技术，在发生数据相关时，等待前面计算结果的指令并不一定真的马上就用到该计算结果，如果能够将该计算结果从其产生的地方直接送到其他指令需要它的地方，就可以避免暂停。
程序中出现的控制相关Movi2fp f10,r1在IF指令周期后为aborted。
原因在于：第二条指令jal InputUnsigned为无条件转移指令，但是只有在该指令译码的时候才可以知道转移的位置。
但是此时Movi2fp f10,r1指令已经取出，所以需要将该指令流水清空，由于是刚执行了IF指令，所以只需要重新取新的指令就可以了。
程序中出现的结构相关由于以上指令add r1,r1,r3的intEx的执行延迟了4个指令周期，所以addi r2,r2,0x1指令就不能在add r1,r1,r3的intEx的执行前进入ID指令译码的执行。
所以这里出现了指令译码器的争用。
因而发生了结构相关。
2、考察增加浮点运算部件对性能的影响下面两组数据来自Statistics窗口，都是5的阶乘，分别是运算部件设置为一个，运算部件设置为两个的数据统计。
通过比较可以发现，这两组数据在性能统计上是一样的。
所以增加浮点运算部件对性能的影响没有什么影响（对于该程序而言）。
3、考察增加forward部件对性能的影响左右分别是采用forwarding和没有采用forwarding部件的统计效果。
性能比较必须是计算同一个值的时候。
通过比较发现，采用forwarding 技术，总的周期数为95次，暂停了31次。
而没有采用forwarding 技术则总的周期数为112次，暂停了49次。
流水线原理——ILP
llxx@ 18
直到C6，数据才可用
指令调度
• 指令调度，是RISC微处理器编译技术之一。 • 指令调度是解决数据相关的最经济的方法，它可以解决RAW、WAR 和WAW数据相关。 • 假设有这样一个指令序列： I0: R1+R2R3 I1: R3+R4R5 I2: R7 OR R8R9 • 假定我们按下列方法重新安排指令次序： R1+R2 R3 R7 OR R8 R9 R3+R4 R5
从此开始，每个 周期流出一条指 令，IPC≈1
Execute Store res.
pipelined instruction execution
Time
llxx@
9
流水线分类
• 单功能流水线：只能完成一种功能的流水线，如浮点加法 流水线。 • 多功能流水线：流水线的各段可以进行不同的连接，从而 使流水线在不同的时间完成不同的功能。 • 静态流水线：在某一时间段内，流水线的各段只能按同一 种功能的连接方式工作，即只有当输入是一串相同性质的 操作时其性能才能得到发挥。 • 动态流水线：在某一段时间内，某些段正在实现某类操作 （定点乘），其他段却在实现另一类操作（浮点加）。 • 线性流水线：流水线的各段串行连接，没有反馈回路。 • 非线性流水线：流水线中除了串行的通路，还有反馈回来。 • 顺序流水线：流水线的流出顺序与其流入顺序相同。 • 乱序流水线：流水线的流出顺序与其流入顺序不同。
Pipelined
non-pipelined dish cleaning
Time
pipelined dish cleaning
Time
• 流水过程由多个相互联系的子过程组成，每个子过程称为 流水线的“级”或“段”。
计算机体系结构之流水线技术(ppt 125页)
张伟 计算机学院
大纲
1 概念定义 2 流水线分类 3 MIPS五级流水线 4 性能分析 5 流水线相关 6 高级流水线技术
1 概念定义
洗衣店的例子
A, B, C, D 均有一些衣物要 清洗，甩干，折叠
清洗要花30 分钟 甩干要用40 分钟 叠衣物也需要20 分钟
流水线输出端任务流出的顺序与输入端任务流 入的顺序相同。
异步流动流水线（乱序流水线）：
流水线输出端任务流出的顺序与输入端任务流 入的顺序不同。
3 MIPS五级流水线
DLX(Dancing Links)
DLX 是一种简单的指令集（教学、简单芯片） 在不流水的情况下，如何实现DLX。
实现DLX指令的一种简单数据通路
4. 存储器访问周期MEM（Memory Access） 5. 写回周期WB（Write Back）
MIPS的简单实现
Instruction Fetch
Instr. Decode Reg. Fetch
Next PC
Next SEQ PC
4
RS1
RS2
Execute Addr. Calc
Zero?
RD
增加了向后传递IR和从MEM/WB.IR回送到通用寄存 器组的连接。
将对PC的修改移到了IF段，以便PC能及时地加 4，为取下一条指令做好准备。
2. 每一个流水段进行的操 作
IR[rs]＝IR6..10 IR[rt]＝IR11..15 IR[rd]＝IR16..20
流水线的每个流水段的操作
将有效地址计算周期和执行周期合并为一个时钟周期，这
是因为MIPS指令集采用load／store结构，没有任何指令
需要同时进行数据有效地址的计算、转移目标地址的计算
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复习：A Single Cycle Processor
Branch Jump Zero Clk RegDst Instruction Fetch Unit <31:26> Instruction<31:0> op <16:20> <21:25> <11:15> Rd Imm16 5 Rs 5 Rt <5:0> func <0:15> RegDst Main Control 3 ALUSrc
6 PM
7
8
9
Time
10
11
Midnight
30 40
T a s k O r d e r
40
40
40 20
串行方式为6小时，N批则为90N分钟
A
只需30+4x40+20=210分 (3.5小时)
B C
D
如果有N批衣服呢？ 所花时间为：30+Nx40+20分钟 假定每一步时间均衡，则比串行方 式提高约3倍！
:
ALUopRtΒιβλιοθήκη Rd1 Mux 0
ALU Control
RegWr 5 busW 32 Clk
ALUctr 3 busA 32
0 Mux ALU Zero 32 WrEn Adr 32 MemWr 0 Mux
Rw Ra Rb 32 32-bit Registers busB 32 Extender
MemtoReg
Ideal Memory
32
Rt Rt 0 Rd 1
5 5
Ra Rb Rw busW busB 32 busA
Mux
Reg File
4
1 Mux 0
Mux
32
<< 2
2 3
ALU Control
Imm 16
Extend
32
ALUOp ALUSelB
2018年12月31日星期一
ExtOp
Pipeline.4
Ch7: Instruction Pipeline 指令流水线
第一讲 流水线数据通路和控制逻辑
第二讲 流水线冒险处理 第三讲 高级流水线技术
第一讲 流水线数据通路和控制 主要内容
° 日常生活中的流水线处理例子：洗衣服 ° 单周期处理器模型和流水线性能比较
° 什么样的指令集适合于流水线方式执行
° 如何设计流水线数据通路 • 以MIPS指令子集来说明 • 详细设计取指令部件
Instr Decode / Reg. Fetch
Address
Data Memory
Reg Wr
Rs, Rt, Rd, Op, Func
1
Old Value
Old Value Old Value Old Value
ALUctr
ExtOp ALUSrc RegWr busA busB Address busW
• 详细设计执行部件 • 分析每条指令在流水线中的执行过程，遇到各种问题： - 资源冲突 - 寄存器和存储器的信号竞争 - 分支指令的延迟 - 指令间数据相关
° 如何设计流水线控制逻辑 • 分析每条指令执行过程中的控制信号 • 给出控制器设计过程 ° 流水线冒险的概念
Pipeline.2
2018年12月31日星期一
流水方式下，所花时间主要与最长阶段时间有关！
Pipeline.8
2018年12月31日星期一
复习：Load指令的5个阶段
阶段1 阶段 2 阶段 3
32 32 0 1 32 32 RAdr
PCWrCond Zero MemWr
32 Rs 0 1 32
PCSrc IRWr RegDst RegWr ALUSelA
1
0 32 0 1 32
BrWr
32
Target
Mux
Zero ALU
Mux
Instruction Reg
32
WrAdr 32 Din Dout
A
B
C
D
如果让你来管理洗衣店，你会如何安排？
Pipelining: It’s Natural !
Pipeline.6
2018年12月31日星期一
Sequential Laundry（串行方式） 6 PM 7 8 9
Time
10
11
Midnight
30 40 20 30 40 20 30 40 20 30 40 20
T a s k O r d e r
A B
C D
° 串行方式下， 4 批衣服需要花费 6 小时（4x(30+40+20)=360分钟） ° N批衣服，需花费的时间为Nx(30+40+20) = 90N ° 如果用流水线方式洗衣服，则花多少时间呢?
Pipeline.7
2018年12月31日星期一
Pipelined Laundry: (Start work ASAP)
Pipeline.5
Delay through Control Logic New Value New Value New Value Register File Write Time New Value
2
Old Value Delay through Extender & Mux Old Value Old Value
Register File Access Time New Value
3
New Value ALU Delay New Value
Data Memory Access Time Old Value New
2018年12月31日星期一
一个日常生活中的例子—洗衣服
°Laundry Example • Ann, Brian, Cathy, Dave each have one load of clothes to wash, dry, and fold • Washer takes • Dryer takes • “Folder” takes 30 minutes 40 minutes 20 minutes
MemtoReg
复习：Timing Diagram of a Load Instruction
Instruction Fetch
Clk PC Old Value Clk-to-Q New Value Old Value Instruction Memory Access Time New Value
1
1 32 ALUSrc
imm16 Instr<15:0>
Data In 32
16
Clk
Data Memory
ExtOp
Pipeline.3
2018年12月31日星期一
复习：Multiple Cycle Processor
° MCP: 一个功能部件在一个指令周期中可以被使用多次。
PCWr IorD PC