资源模型与系统级描述语言的硬件综合
EDA综述
EDA综述报告前言EDA技术伴随着计算机、集成电路、电子系统设计的发展，经历了三个发展阶段：1、计算机辅助设计(CAD)2、计算机辅助工程设计(CAE)3、电子设计自动化(EDA)1、计算机辅助设计(CAD)随着集成电路的出现和应用，硬件设计进入到发展的初级阶段。
初级阶段的硬件设计大量选用中小规模标准集成电路。
在此阶段，人们开始将产品设计过程中高度重复性的繁杂劳动，如布图布线工作，用二维图形编辑与分析的CAD工具替代，最具代表性的产品就是美国ACCEL公司开发的Tango布线软件。
20世纪70年代，是EDA技术发展初期，由于PCB布图布线工具受到计算机工作平台的制约，其支持的设计工作有限且性能比较差。
2、计算机辅助工程（CAE）随着微电子工艺的发展，相继出现了集成上万只晶体管的微处理器、集成几十万直到上百万储存单元的随机存储器和只读存储器。
此外，支持定制单元电路设计的硅编辑、掩膜编程的门阵列，如标准单元的半定制设计方法以及可编程逻辑器件(PAL和GAL)等一系列微结构和微电子学的研究成果都为电子系统的设计提供了新天地。
因此，可以用少数几种通用的标准芯片实现电子系统的设计。
20世纪80年代初，推出的EDA工具则以逻辑模拟、定时分析、故障仿真、自动布局和布线为核心，重点解决电路设计没有完成之前的功能检测等问题。
到了20世纪80年代后期，EDA工具已经可以进行设计描述、综合与优化和设计结果验证，CAE阶段的EDA工具不仅为成功开发电子产品创造了有利条件，而且为高级设计人员的创造性劳动提供了方便。
但是，大部分从原理图出发的EDA工具仍然不能适应复杂电子系统的设计要求，而具体化的元件图形制约着优化设计。
3、电子系统设计自动化阶段微电子技术的发展，特别是可编程逻辑器件的发展，使得微电子厂家可以为用户提供各种规模的可编程逻辑器件，设计者通过设计芯片实现电子系统功能。
EDA工具的发展，又为设计师提供了全线EDA工具。
verilog语言的综合与不可综合
Verilog的综合与不可综合综合说明编的代码可以对应出具体的电路，不可综合说明没有对应的电路结构。
不可综合的代码编译通过，只能看到输出，不能实现电路，就是不能用来制作具体的芯片。
一、基本Verilog中的变量有线网类型和寄存器类型。
线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。
二：verilog语句结构到门级的映射1、连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。
因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。
Assign语句中的延时综合时都将忽视。
2、过程性赋值：过程性赋值只出现在always语句中。
阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。
建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。
过程性赋值的赋值对象有可能综合成wire,latch,和flip-flop，取决于具体状况。
如，时钟控制下的非阻塞赋值综合成flip-flop。
过程性赋值语句中的任何延时在综合时都将忽略。
建议同一个变量单一地使用阻塞或者非阻塞赋值。
3、逻辑操作符：逻辑操作符对应于硬件中已有的逻辑门4、算术操作符：Verilog中将reg视为无符号数，而integer视为有符号数。
因此，进行有符号操作时使用integer,使用无符号操作时使用reg。
5、进位：通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。
如：Wire [3:0] A,B;Wire [4:0] C;Assign C=A+B;C的最高位用来存放进位。
6、关系运算符：关系运算符：<,>,<=,>=和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg，net还是integer。
7、相等运算符：==，！=注意：===和！==是不可综合的。
可以进行有符号或无符号操作，取决于数据类型8、移位运算符：左移，右移，右边操作数可以是常数或者是变量，二者综合出来的结果不同。
EDA考试必考知识点
考试题型:简答题，程序语句解释，程序填空，编程EDA就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。
现代EDA技术的特征：1,、采用硬件描述语言进行设计2、逻辑综合与优化3、开放性和标准化4.、更完备的库。
数字系统设计技术：1、Topdown即自顶向下的设计。
这种设计首先从系统设计下手，在顶层进行功能方框图的划分和结构设计。
须经过“设计—验证—修改设计再验证”的过程，不断反复，直到结果能够实现所要求的功能，并在速度、功耗、价格和可靠性方面实现较为合理的平衡。
2、Bottomup设计，即自底向上的设计，由设计者调用设计库中的元件(如各种门电路、加法器、计数器等) ，设计组合出满足自己需要的系统。
不仅效率低、成本高而且易出错。
IP：原来的含义是指知识产权、著作权，在IC设计领域指实现某种功能的设计。
IP核（IP模块）：指功能完整，性能指标可靠，已验证的、可重用的电路功能模块。
IP复用：软IP--用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。
固IP完成了综合的功能块。
硬IP供设计的最终阶段产品：掩膜。
基于IP复用的开发帮助设计者节省时间，缩短开发周期，避免重复劳动。
可编程逻辑阵列PLA,可编程与阵列或阵列，输出电路固定。
可编程阵列逻辑PAL，可编程与阵列，或阵列输出电路固定。
FPGA是一种半定制的器件，器件内已做好各种逻辑资源，用户只需对器件内的资源编程连接就可实现所需要的功能。
ASIC指用全定制的方法来实现设计的方式，它在最底层，即物理版图级实现设计，因此也称为掩膜ASCI。
CPLD即复杂可编程逻辑器件，是从EPLD改进而来的。
逻辑综合：RTL级描述转换到逻辑门级（包括触发器）。
版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示。
综合器是能够自动实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路结构网表的工具。
毕业设计 基于fpga的等精度数字频率计的设计
本科生毕业论文题目：基于fpga的等精度数字频率计的设计摘要在电子工程，资源勘探，仪器仪表等相关应用中，频率计是工程技术人员必不可少的测量工具。
频率测量也是电子测量技术中最基本最常见的测量之一。
不少物理量的测量，如转速、振动频率等的测量都涉及到或可以转化为频率的测量。
基于传统测频原理的频率计的测量精度会随被测信号频率的下降而降低。
本文介绍了一种基于FPGA的等精度数字频率计，它不但具有较高的测量精度，而且在整个测量区域能保持恒定的测量精度。
文章首先介绍了硬件描述语言（HDL）的发展，以VHDL为核心，说明了利用VHDL语言进行设计的步骤。
然后介绍FPGA器件的基本结构和开发流程，接着阐述等精度数字频率计的工作原理以及利用VHDL语言实现数字频率计的具体做法，重点是利用BCD码减法实现的BCD码除法器的设计，最后还利用modelsim软件对其进行了仿真，具体分析验证了此设计的正确性。
关键词：FPGA VHDL 等精度BCD码除法AbstractCymometer is a necessary measure tool for technical engineers in electronic engineering , resource exploration and apparatus using . frequency mesure is one of the most essential and the most common mesure of electronic mesure technology . many physical quantities’ mesure , such as rotate speed , vibration frequency’s mesure , is related with or can be transformed into frequency mesure.The precision of cymometer based on traditional frequency-testing theory will decrese when the measured frequency becomes lower. this article introduces a cymometer of same-precision based on FPGA. The cymometer not only has high precision, but also its precision doesn’t decrese when the measured frequency becomes lower.This article first introduces the development of HDL , focusing on VHDL , present the step of design of VHDL . then it introduces the basic structure and the develop flow of FPGA device . in the end , it introduces the theory of cymometer and the specific implement of cymometer based on VHDL , emphasizing the theory of implementing BCD division. the function simulation and logic synthesis also come out, showing the correction of the design .Keywords: FPGA VHDL same-precision BCD division目录第一章前言............................................................................................................... 错误!未定义书签。
EDA选择题含答案
一、选择题：（20分）1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：___D__A. CPLD是基于查找表结构的可编程逻辑器件B. CPLD即是现场可编程逻辑器件的英文简称C. 早期的CPLD是从FPGA的结构扩展而来D. 在*ilin*公司生产的器件中，*C9500系列属CPLD结构2．基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_________DA．①②③④B.②①④③C．④③②①D．②④③①3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于固IP的正确描述为：__________DA．提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B．提供设计的最总产品——模型库C．以可执行文件的形式提交用户，完成了综合的功能块D．都不是4．下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：__________BA．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B．原理图输入设计方法一般是一种自底向上的设计方法C．原理图输入设计方法无法对电路进行功能描述D．原理图输入设计方法不适合进行层次化设计5．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_______DA．PROCESS为一无限循环语句B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C．当前进程中声明的变量不可用于其他进程D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成6．对于信号和变量的说法，哪一个是不正确的：_________AA．信号用于作为进程中局部数据存储单元B．变量的赋值是立即完成的C．信号在整个结构体的任何地方都能适用D．变量和信号的赋值符号不一样7．下列状态机的状态编码，_________方式有“输出速度快、难以有效控制非法状态出现”这个特点。
集成电路设计的CAD系统的讲解
u2: half_adder PORT MAP (c_in,b,sum,c);
u3: or_gate PORT MAP (c, a, c_out);
End structural_view;
Configuration parts of full_adder IS For structural_view For u1,u2 : half_adder
延迟描述：反映时序，建立精确的电路硬件模型
什么是延迟？ 传输延迟 惯性延迟：输入信号在指定延迟时间内保持不变，
元件的输出端才有响应。
进程为行为的基本单元 信号作为系统进程之间的数据通路
各进程并行执行
VHDL语言的建模机制 ——结构描述
结构描述：若干部件用信号线互连形成一个实体 部件：对某元件的调用（例元）
O1: out_ std_logic );
end component;
begin
U1: XOR port map(A,B,SUM); 元件引用，生成例元 (标号：元件名
端口映射)
U2: AND2 port map(A,B,CO);
end behavioral;
VHDL语言的建模机制 ——行为描述
电子实体中的 行为：反映信号的变化、组合和传播 行为的特点是信号的延迟和并行性
--设计实体count
GENERIC (tpd : Time:=10ns);
PORT(clock : IN Bit; q1,q0: OUT Bit); END ENTITY count；
ARCHITECTURE arch of count IS
-- count实体的结构体
BEGIN count_up : PROCESS(clock)
第八章用Verilog硬件描述语言描述系统
• 强度等级： 除了0，1，x和z以外，变量还允许取其他不同的 强度。它们用在两个或更多个信号同时竞争控制 一个节点的场合，或描述一个实际的电压损失。
8.4 层次化设计
8.5 行为级和RTL级建模
• RTL级集中说明数据在硬件部分之间的移动。 • 行为模型基于说明一组表示一个功能块特点的 并行过程。 • 行为级模型的基础是构造过程（程序）块 • 过程块起始于关键词initial和always。一个initial 在模拟中执行一次，用来建立初始条件及一步 步的数据流动。一个always在模拟期间循环执行 和重复。 • 过程块把两个或更多的语句组合在一起，顺序 执行的语句则插在关键词begin和end之间。 例：
• HDL语言的主要特征
– 既包含一些高层程序设计语言的结构形式，又兼 顾描述硬件线路连接的具体构件。 – 具有并发的特征和具有时序的概念。 – 通过使用结构级或行为级描述可以在不同的抽象 层次描述设计。
• Verilog HDL与VHDL的比较
– VHDL侧重于标准化的考虑，而Verilog HDL则 和EDA工具结合的更为紧密。 – Verilog HDL至今已有20年的历史了，所使用的 资源远比VHDL丰富。 – Verilog HDL是从高级软件C语言发展来的，编 程风格更加简明，容易掌握。 – 目前版本的Verilog HDL和VHDL在行为级抽象 建模的覆盖范围方面也有所不同。Verilog比较 适合算法级，RTL级，逻辑级和门级设计。而 VHDL更适合特大型系统级的设计。
• HDL的最新发展
– OO－VHDL即面向对象的VHDL – DE－VHDL（Duke Extended VHDL） – 软硬件协调设计和系统设计
• 目前可取可行的策略和方式
毕业设计(论文)-基于fpga的序列检测器的设计[管理资料]
1 绪论序列检测是指将一个指定的序列从数字流中识别出来或在主串中查询相应子串，脉冲序列检测器广泛应用于现代数字通信系统中，在数字通信时，为了保证信息的可靠传输，一般需要在发送端加入固定的同步码组，而在接收端则需要检测该同步码组，保证信息的可靠接收。
接收端的同步码检测器就是用来检测同步码组的电路，中间用到的码型检测电路部分实际上就是一个脉冲序列信号检测器。
序列检测器广泛应用于数据通讯、雷达和遥测等领域。
传统的脉冲序列检测器，它的实现方法是把一个算法转化为一个实际数字逻辑电路的过程。
在这个过程中，我们所得到的结果大概一致，但是在具体设计方法和性价比上存在着一定的差异，存在电路设计复杂,体积大,抗干扰能力差以及设计困难、设计周期长等缺点。
而利用FPGA作为硬件电路，采用VHDL等硬件描述语言对硬件的功能进行编程，加快了系统的研发进程，采用数字化的控制方式，大幅度提高了逻辑控制的精确度，实时控制效果好，实践证明，FPGA芯片可以代替传统的复杂的电路，而且可以大比例地缩小了电路的硬件规模，提高了集成度，降低开发成本，提高系统的可靠性，为脉冲序列检测器电路的设计开辟了新的天地。
脉冲序列检测器在现代数字通信系统中发挥着重要的作用，通过中小规模的数字集成电路构成的传统脉冲序列检测器电路往往存在电路设计复杂、体积大、抗干扰能力差以及设计困难、设计周期长等缺点。
因此脉冲序列检测器电路的模块化、、重量减轻且功耗降低,同时可使系统的可靠性大大提高。
随着电子技术的发展,特别是专用集成电路(ASIC)设计技术的日趋完善，数字化的电子自动化设计(EDA)工具[1]给电子设计带来了巨大变革,尤其是硬件描述语言的出现,解决了传统电路原理图设计系统工程的诸多不便。
随着ASIC技术、EDA技术的不断完善和发展以及VHDL、HDL等通用性好、移植性强的硬件描述语言的普及，FPGA等可编程逻辑器件必将在现代数字应用系统中得到广泛的应用，发挥越来越重要的作用。
EDA简答题
1、谈谈你对EDA技术的理解。
(什么是EDA)。
EDA技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC自动设计技术。
2.简要解释建模、仿真和综合的含义。
答：建模是指用硬件描述语言描述电路的功能。
仿真是指验证电路的功能。
综合是指把软件模型转化为硬件电路。
3、EDA技术的主要特征有哪些？答：自顶向下的设计方法；采用硬件描述语言；高层综合优化；并行工程；开放性和标准化。
4、什么是硬件描述语言？答：是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的功能、电路结构和连接形式；与传统的门级描述方式相比，它更适合复杂数字电子系统的设计。
5、用硬件描述语言设计电路有哪些优点？突出的优点：①语言的公开可利用性；②设计与工艺的无关性；③宽范围的描述能力；④便于组织大规模系统的设计；⑤便于设计的复用、交流、保存和修改等。
6、利用EDA技术进行电子系统的设计有什么特点？答：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。
7、从使用的角度讲，EDA技术主要包括几个方面的内容？答：EDA技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。
其中，硬件描述语言是重点。
8、硬件描述语言VHDL的特点是什么？VHDL是一种具备形式化、层次化和规范化的硬件描述语言。
硬件描述语言
VHDL的程序至少由实体(entity)和结构体(architecture)两部分组成 实体的作用、结构体的作用
entity adder1 is port( a:in bit; b:in bit; s:out bit; co:out bit ); end adder1; --以上是半加器的实体说明 architecture adder1_arch of adder1 is begin s<=a xor b; co<=a and b; end adder1_arch; --以上是半加器的结构体定义
2008-09~2008.12
VHDL 语 言 有 两 个 标 准 版 ： VHDL’87 版 和 VHDL’93 版 。 VHDL’87 版 的 标 识 符 语 法 规 则 经 过 扩 展 后 ， 形 成 了 VHDL’93版的标识符语法规则。前一部分称为短标识符， 扩展部分称为扩展标识符。VHDL’93版含有短标识符和扩 展标识符两部分。
硬件描述语言
VHDL概述及其开发环境
1 硬件描述语言的概念、地位、用途、优点 2 VHDL代码如何变成电路 3 VHDL程序框架（实体＋结构） 4 MAX＋plusII快速入门
2008-09~2008.12
1 硬件描述语言的概念、地位、用途、优点
概念：VHDL是VHSIC（Very High Speed Integrated Circuit） Hardware Descriptions Language的缩写，即超高速集成电路 的硬件描述语言。VHDL语言能够描述硬件电路的结构、行为与 功能。 历史：随着大规模专用集成电路ASIC(Application-specific IC)的开发和研制，为了提高开发的效率，增加已有成果的可继 承性，各ASIC研制和生产厂家相继开发了用于各自目的的硬件 描述语言。其中最有代表性的是美国国防部开发的VHDL语言。 Viewlogic公司开发的Verilog HDL以及ALTERA公司开发的AHDL 语言。VHDL硬件描述语言在1987年被接纳为IEEE 1076标准，并 且在1993年进行了扩展，修订为新的VHDL语言标准IEEE 1164， 1996年，IEEE 1076.3成为VHDL的综合标准。1995年，中国国家 技术监督局发布的《CAD通用技术规范》中也明确推荐采用VHDL 作为我国电子设计自动化硬件描述语言的国家标准。
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资源模型与系统级描述语言的硬件综合
【摘要】：为更好地描述分析嵌入式系统的行为,近年来出现了系统级描述语言。
但系统级程序通常是目标平台无关的。
为了挖掘程序最大的运行性能,需要在设计空间中进行探索,将程序模块映射到各目标器件上,并且将各种有关实现细节的决策在新的程序文本中体现出来。
这一“探索—决策—重写”的过程是一个不断地从抽象到具体的精化过程。
而无论“探索”和“决策”的结果如何,对“重写”而言,都必须保证不在“重写”的过程中引入有违高层规范的实现错误。
这需要有与之匹配的理论与工具的支持。
本文继承了用数学方法研究编译器设计的传统,以UTP为理论工具,着重探讨了与硬件综合相适应的有资源的指称语义理论框架。
在该理论框架中,静态资源模型给出了资源约束的“质”的一面。
它指出只有当程序满足资源特性的时候,程序才能正常运行。
否则,程序就会发生错误。
该模型把所有有违资源特性的错误程序都归结为“取消作业”。
这样处理的好处是便于构造正确性可证明的编译器设计的理论基础。
在此基础上,我们给出了编译器设计的一般规范和三个应用。
资源不但有质的特性,也有量的特性。
其后的有限资源模型是第一个模型在“量”的方面的扩展。
它刻画了系统可用资源的数量将随程序的运行而减少,直至可用资源全部耗尽这一现象。
同时我们发现在有限资源环境下资源重用带来的程序行为的不确定性,并探讨了消除这些不确定性的方法。
为了提高资源的利用率,我们通常会让几个并发进程共享资源。
我们结合了CSP,UTP,ActionTrace和
SeparationLogic等理论工具给出了统一解决资源冲突和访问冲突的并发进程共享资源模型,并用该方法讨论了资源共享中常见的冲突消解和死锁等问题。
除了正确性,好的编译器还应有较高的效率。
编译器也是个程序,我们把程序比较的方法扩展到编译器比较上来,构造了“资源性能模型”。
在考察了目标芯片的技术特性之后,我们给出了在预编译阶段,资源分配阶段,代码生成阶段和器件选型阶段等多个时期的硬件编译优化算法。
理论和试验证明了这些方法的有效性。
经优化,我们的综合器给出了小而快的网表。
这些资源预编译子句和资源分配算法为我们提供了高性能的资源定制和可靠的资源调度方法。
而基于资源模型的硬件综合方法的本质是一个将程序从无资源约束环境转换到有资源约束环境的映射,它具有普遍的理论意义和应用价值。
它不仅适用于硬件综合,也可用于软件编译,特别是可重定向软件编译器设计。
【关键词】：硬件综合资源模型系统描述语言指称语义编译器【学位授予单位】：华东师范大学
【学位级别】：博士
【学位授予年份】：2006
【分类号】：TP312.1
【目录】：第一部分引论12-34§1研究意义12§2系统级描述语言与实现方法12-20§2．1系统级描述语言的分类12-16§2．2系统级规范语
言的实现16-20§3程序理论与编译器设计20-26§3．1程序分析的数学方法21-22§3．2正确性可证明的编译器设计理论22-24§3．3ProCoS 的编译器设计方法24-26§4实现模型与资源理论26-29§4．1实现模型中的资源因素26-28§4．2相关的资源理论28-29§5本文的贡献29-34第二部分顺序程序无资源模型下的硬件综合34-47§6顺序程序无资源的语义模型34-40§6．1顺序程序的文法34-35§6．2无资源语义模型35-37§6．3顺序程序构造的语义37-40§7硬件综合40-47§7．1数字电路基础41-42§7．2硬件范式42-43§7．3多路技术43-44§7．4解释器44-45§7．5硬件编译子句45-47第三部分顺序程序的资源模型与硬件综合47-73§8简单资源模型与预编译规范47-61§8．1简单资源模型47-52§8．2有限资源配置模型52-57§8．3同质资源模型57-59§8．4存储器访问无冲突模型59-61§9简单资源模型下的预编译优化61-65§9．1编译器比较规范61§9．2简单资源模型下以开销最少临时变量为目的的预编译优化61-65§10可重用资源模型与预编译规范65-73§10．1基本资源配置模型65§10．2可重用资源与消耗性资源65-67§10．3资源回收模型67-70§10．4面向资源分配的程序预编译规范70-73第四部分并发与通讯程序的硬件综合73-91§11并发与通讯程序在无资源模型下的硬件综合73-77§12共享资源模型下的硬件综合77-91§12．1动作，记录，迹78-83§12．2程序语义83-85§12．3无冲突的资源调度85-87§12．4面向冲突消解的预编译器设计规范87§12．5面向减少死锁的预编译器设计规范87-91第五部分体现目标资源特性的资源性能模型与综合器优化91-118§13编译过程中的综合
优化91-114§13．1FPGA结构93-95§13．2HWNF的多路器优化95-101§13．2．1一种新的多路器逻辑表示方法95-98§13．2．2针对FPGA的多路优化技术98-100§13．2．3多路器综合方法比较100-101§13．3卫语句的硬件综合优化101-106§13．3．1当前的卫语句的综合方法101-103§13．3．2基于进位多路器的alt综合方法103-104§13．3．3alt语句综合的资源性能实验104-106§13．4过程编译的优化106-111§13．4．1过程实现的语义与资源开销比较106-109§13．4．2最快运行速度下最少资源开销的资源分配方法规范109-111§13．4．3有限资源下最快性能的资源分配方法规范111-114§14小结与展望114-116§15致谢116-117§16作者简介117-118参考文献118-122 本论文购买请联系页眉网站。