硬件描述语言及其程序设计方法
VHDL硬件描述语言与数字逻辑电路设计 (5)[88页]
![VHDL硬件描述语言与数字逻辑电路设计 (5)[88页]](https://img.taocdn.com/s3/m/d12544e5a45177232f60a29e.png)
第5章 VHDL构造体的描述方式
5.1 构造体的行为描述方式 5.2 构造体的寄存器传输(RTL)描述方式 5.3 构造体的结构描述方式 习题与思考题
第5章 VHDL构造体的描述方式
5.1 构造体的行为描述方式
什么样的描述属于行为描述方式，这一点目前还没有确 切的定义，所以在不同的书刊中，对相同或相似的某些用 VHDL描述的逻辑电路的程序有不同的说明。有的说明为行 为描述方式，有的说明为寄存器传输描述方式。但是，有一 点是明确的，行为描述方式是对系统数学模型的描述，其抽 象程度比寄存器传输描述方式和结构描述方式更高。
第5章 VHDL构造体的描述方式
5.1.2 延时语句 在VHDL中存在两种延时类型：惯性延时和传输延时。
这两种延时常用于VHDL的行为描述方式。 1．惯性延时 在VHDL中，惯性延时是缺省的，即在语句中如果不作
特别说明，产生的延时一定是惯性延时，这是因为大多数器 件在行为仿真时都会呈现这种惯性延时。
第5章 VHDL构造体的描述方式
第5章 VHDL构造体的描述方式
在例5-2中用了两个语句：第一个语句是选择语句，第 二个语句是代入语句。这两个语句是条件代入类型语句。也 就是说，只有WHEN后面所指定的条件得到满足时，指定的 代入值才被代入信号量sel或输出量q。
当第一个语句执行时，将使用选择信号。根据选择信号 sel的当前值，后跟的5种状态下的值i0～i3、'X' 中的一个值 将通过输出端口q输出。在正常情况下，q端将选择i0～i3之 一输出，在非正常情况下将输出 'X' 值。
第5章 VHDL构造体的描述方式
几乎所有器件都存在惯性延时，因此，硬件电路的设计 人员为了逼真地仿真硬件电路的实际工作情况，在代入语句 中总要加上惯性延时时间的说明。例如：
EDA课件第三章
tmp2:=d1 AND (NOT sel); tmp3:=tmp1 OR tmp2; tmp<=tmp3;
q<=tmp AFTER m; END PROCESS cale;
END ARCHITECTURE connect;
(2) 端口方向
端口方向用来定义外部引脚的信号方向是输入还 是输出。
凡是用“IN”进行方向说明的端口，其信号自端口 输入到构造体，而构造体内部的信号不能从该端口输 出。相反，凡是用“OUT”进行方向说明的端口，其信 号将从构造体内经端口输出，而不能通过该端口向构 造体输入信号。
实体说明
一个模块中仅有一 个设计实体。
实体 提供设计模块的接口信息，是VHDL设计电 路的最基本部分。
实体说明具有如下的结构：
ENTITY 实体名 IS
实体说明以“ENTITTY 实体名
[类属参数说明]；
IS”开始至“END ENTITTY实体 名”结束。这里大写字母表示
实体说明的框架。实际上，对
此例中的外部引脚
ARCHITECTURE connect OF mux IS SIGNAL tmp:BIT; BEGIN
cale:PROCESS(d0,d1,sel) IS VARIABLE tmp1,tmp2,tmp3:BIT;
BEGIN tmp1:=d0 AND sel;
为d0，d1，sel，q 。
库（Library）是经编译后的数据的集合，它存放包集合 定义、实体定义、构造体定义和配置定义。
设计中的子程序和 公用数据类型的集合。
程序包
IEEE标准的标准程序包 设计者自身设计的程序包
包和库具有这样的关系：多个过程和函数汇集在一起构成包 集合，而几个包汇集在一起就形成一个库。
硬件描述语言
硬件描述语言硬件描述语言（HardwareDescriptionLanguage，HDL），是一种特殊的编程语言，旨在帮助设计人员（称作HDL程序员）创建电子系统的软硬件。
它支持现在最先进的电子系统，并能够提供开发方案，以更快地实现目标，更有效地使用更少的资源，并且更稳定地完成任务。
HDL是一种高级程序设计语言，由若干种编程语言构成，其中包括Verilog，VHDL, SystemVerilog等。
HDL语言描述技术主要用于描述单片机或模拟集成电路（IC）中的复杂电路结构和功能。
它以硬件参数、原语和结构描述为基础，能够描述逻辑系统的底层电路，比如门逻辑、触发器、多路选择器、比较器等。
HDL具有许多优点，能够极大地降低电路设计的困难程度，同时简化设计的复杂性和过程，可以提高设计效率和提升最终产品的性能。
HDL提供方便的调试和测试功能，可以支持电路设计过程管理，减少产品设计和开发的工作量。
此外，HDL能够提供标准、可重用的描述，以及可读性好的语法，可以显著简化设计过程。
HDL的另一个重要优点是，它可以帮助HDL程序员创建更复杂、更现代化的电路设计，而不需要编译器和其它复杂的程序设计开发工具。
HDL可以提供电路设计过程中所需的所有功能，包括定义电路功能，输入输出管理，系统级构建，网络结构，状态机控制，信号处理，数据传输等。
它还利用可视化技术以及带有标准和完善的接口，能够更快地识别和定位问题，大大降低了调试产品的时间。
HDL的另一个优点在于，它具有许多可扩展性，无需为每个项目开发新的硬件。
HDL能够有效地管理工厂现有的系统设计，例如将新的硬件模块添加到已有的电路框架中，并且能够有效地利用已有的硬件，尽可能减少更改硬件布局的时间。
当今，HDL已经成为电子行业中最专业化的编程语言，并被广泛应用于微处理器、嵌入式系统、数字信号处理（DSP）、模拟信号处理（ASP）、网络交换、存储器系统，以及其它领域。
HDL在加速设计过程、改善产品质量、减少产品成本方面十分有用，是现今许多企业进行电子产品设计的重要工具。
数字逻辑与部件设计-硬件描述语言+HDL
• 综合 Synthesis
– High Level Synthesis
– RTL Synthesis
– Logic Synthesis
• 布图 Layout
网表netlist
– 布局 (Placement)
– 布线 (Routing)
• 版图参数提取和验证
如导线电阻，导线间寄生电容
• 测试和诊断
4
begin
A1 = 1'b0; B1 = 1'b0; C1 = 1'b0; //1位二进制0
#100 A1 = 1'b1; B1 = 1'b1; C1 = 1'b1;
end
initial #200 $finish; //200ns结束
endmodule
不知其值是多少
16
Vivado2015中模拟结果
|
或
||
逻辑或
===
全等
^
异或
!==
不全等
^~
同或
AND优先级比OR高
• 缩位运算符：对单个操作数进行运算，最后返回一位数。
运算过程：首先将操作数的第一位和第二位进行与、或、非运算；
然后再将运算结果和第三位进行与、或、非运算；以此类推直至
最后一位。例子见下页...
• 拼接运算符：{s1, s2, …, sn}
2
g6
endmodule
g5
3
13
练习2. 画出下面的电路图
module Circuit_2 (A, B, C, D, F);
input A, B, C, D;
output F;
wire w, x, y, z, a, d;
第2章+硬件描述语言
2.1 2.2
VHDL硬件描述语言
Verilog硬件描述语言
电子设计自动化技术（EDA：Electronic Design Automatic） 是指以计算机为工作平台，融合了应用电子技术、 计算机技术、智能化技术的最新成果而开发出的电 子CAD通用软件包。 它根据硬件描述语言HDL（Hardware Description Language）描述的设计文件，自动完成逻辑、化简、 分割、综合、优化、布局布线及仿真，直至完成对 于特定目标芯片的适配编译、逻辑映 射和编程下载 等工作。
2.2 Verilog硬件描述语言
Verilog HDL程序由模块构成，模块的内容都 是嵌在module和endmodule两个关键字之间，每个 模块实现特定的功能。模块之间可以进行层次的 嵌套。
2.2.1 Verilog HDL 程序基本结构
module <模块名> (<输入、输出端口列表>);
4）其他运算符
类别
赋值运算符 关联运算符 并置运算符 & <= := =>
运算符
功能 信号赋值
变量赋值
数据类型
例化元件时用于 形参到实参的映 射 连接 bit、std_logic
2.1.3 并行语句
VHDL内部的语句分为两大类：并行语句和顺序语
句。 常用的并行语句有：
信号赋值语句 进程语句（process）
块语句（block）
元件例化语句（component） 生成语句（generate） 并行过程调用语句。
2.1.4 顺序语句 顺序语句只能出现在进程(Process) 、函数（Function)
和过程（Procedure)中。顺序语句包括：信号赋值语 句、变量赋值语句、流程控制语句、等待语句、子 程序调用语句、返回语句、空操作语句等。
VHDL硬件描述语言与数字逻辑电路设计 第1章
图1-2 六进制约翰逊计数器原理图
12
与六进制计数器模块设计一样，系统的其它模块也按此 方法进行设计。在所有硬件模块设计完成以后，再将各模块 连接起来，进行调试。如有问题，则进行局部修改，直至整 个系统调试完毕为止。
由上述设计过程可以看到，系统硬件的设计是从选择具 体元器件开始的，并用这些元器件进行逻辑电路设计，完成 系统各独立功能模块的设计，然后将各功能模块连接起来， 完成整个系统的硬件设计。上述过程从最底层开始设计，直 至最高层设计完毕，故将这种设计方法称为自下至上的设计 方法。
26
第二层次是RTL方式描述。这一层次称为寄存器传输描 述(又称数据流描述)。如前所述，用行为方式描述的系统结 构的程序其抽象程度高，是很难直接映射到具体的逻辑元件 结构用硬件来实现的。要想得到硬件的具体实现，必须将行 为方式描述的VHDL语言程序改写为RTL方式描述的VHDL 语言程序。也就是说，系统采用RTL方式描述，才能导出系 统的逻辑表达式，才能进行逻辑综合。当然，这里所说的可 以进行逻辑综合是有条件的，它是针对某一特定的逻辑综合 工具而言的。
16
传统的硬件电路设计方法已经沿用了几十年，是目前广 大电子工程师所熟悉和掌握的一种方法。但是，随着计算机 技术、大规模集成电路技术的发展，这种传统的设计方法已 大大落后于当今技术的发展。一种崭新的、采用硬件描述语 言的硬件电路设计方法已经兴起，它的出现给硬件电路设计 带来了一次重大的变革。
17
1.2 利用硬件描述语言的硬件电路 设计方法
5
要设计一个六进制计数器，其方案是多种多样的，但是 摆在设计者面前的一个首要问题是如何选择现有的逻辑元器 件构成六进制计数器。设计六进制计数器首先从选择逻辑元 器件开始。
第一步，选择逻辑元器件。由数字电路的基本知识可知， 可以用与非门、或非门、D触发器、JK触发器等基本逻辑元 器件来构成一个计数器。设计者根据电路尽可能简单、价格 合理、购买和使用方便等原则及各自的习惯来选择构成六进 制计数器的元器件。本例中选择JK触发器和D触发器作为构 成六进制计数器的主要元器件。
硬件描述语言verilog_HDL基础
12
1.4 Verilog 目前的应用情况和适用的设计
Verilog 较为适合系统级(System)、算法 级(Alogrithem)、寄存器传输级(RTL)、逻辑 (Logic)、门级(Gate)和电路开关级(Switch)的
设计，而对于特大型（千万门级以上）的系 统级(System)设计，则VHDL更为合适。
2020/2/28
13
1.5 采用 Verilog HDL 设计复杂数字电路的优点
1.5.1 传统设计方法——电路原理图输入法
采用电路原理图输入法进行设计，周期长、需 要专门的设计工具、需手工布线等。这种低水平的 设计方法大大延长了设计周期。
2020/2/28
14
1.5.2 Verilog HDL 设计法与传统的电路 原理图输入法的比较
2020/2/28
3
什么是硬件描述语言
具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级 编程语言
这种特殊结构能够：
描述电路的连接 描述电路的功能 在不同抽象级上描述电路 描述电路的时序 表达具有并行性
HDL主要有两种：Verilog和VHDL
Verilog起源于C语言，因此非常类似于C语言，容易掌握 VHDL格式严谨 VHDL出现较晚，但标准化早。IEEE 1706-1985标准。
2020/2/28
24
概述
Verilog HDL行为描述语言具有以下功能：
• 可描述顺序执行或并行执行的程序结构。 • 用延迟表达式或事件表达式来明确地控制过程的启动时间。 • 通过命名的事件来触发其它过程里的激活行为或停止行为。 • 提供了条件如if-else、case、循环程序结构。 • 提供了可带参数且非零延续时间的任务(task)程序结构。 • 提供了可定义新的操作符的函数结构(function)。 • 提供了用于建立表达式的算术运算符、逻辑运算符、位运算 符。 • Verilog HDL语言作为一种结构化的语言也非常适合于门级 和开关级的模型设计。
vhdl程序设计教学大纲
《VHDL硬件描述语言》教学大纲一、课程基本信息课程名称：VHDL硬件描述语言课程编码：31082008课程类别：学科基础选修课程适用专业：计算机科学与技术开课学期：第3学年第1学期课程学时：32课程学分：2先修课程：数字逻辑电路并修课程：算法分析课程简介：vhdl是计算机科学与技术专业选修的基础课程，主要讲述vhdl硬件描述语言的基础知识，以及用vhdl硬件描述语言设计的基本理论和方法。
数字逻辑电路课程包括vhdl程序结构和描述、vhdl 顺序语句，并行语句，数字逻辑单元的设计等内容。
二、课程教育目标通过vhdl 语言课程的学习，使学生掌握vhdl硬件描述语言的基本原理和设计方法，运用vhdl语言设计基本的数字电路设计，为以后学习计算机组成原理、计算机配置与维护等后续课程以及从事数字电子技术领域的工作打下扎实的基础。
三、课程教学内容、要求及学时安排第一章 EDA技术概述和 vhdl语言【教学内容】1． EDA技术概述2． vhdl 语言概述【教学要求】1．了解EDA技术和vhdl语言。
【教学方法】理论联系实际，课堂讲授，课后作业等。
【学时】1第二章 vhdl语言基础【教学内容】1． vhdl程序结构2． vhdl 语言描述3. vhdl语言的数据类型4. vhdl 语言的顺序描述语句5. vhdl 语言的并发描述语句【教学要求】1．掌握vhdl语言的顺序描述语句，并发描述语句。
2．熟悉vhdl语言的结构。
3．了解vhdl语言的数据类型。
【教学方法】理论联系实际，课堂讲授，课后作业等。
【学时】9第三章数字逻辑单元设计【教学内容】1．组合逻辑电路设计2．数据运算单元设计3. 时序逻辑电路设计【教学要求】1．掌握组合逻辑电路设计和时序逻辑电路设计。
2．熟悉数据运算单元设计。
3．了解总线缓冲单元设计。
【教学方法】理论联系实际，课堂讲授，课后作业等。
【学时】10四、考核及成绩评定（一）命题原则与思想综合考核所学知识、各章节的知识点、要求掌握的基本知识和基本原理，试题难易适中，学习成绩具有一定的区分度。
VHDL硬件描述语言与数字逻辑电路设计第三版课程设计
VHDL硬件描述语言与数字逻辑电路设计第三版课程设计本次课程设计旨在帮助大家深入理解VHDL硬件描述语言和数字逻辑电路设计的相关知识，提高大家的实践能力和设计能力。
本文将对课程设计的要求和实现方法进行详细说明。
课程设计要求本次课程设计要求大家完成一个基于VHDL的数字逻辑电路设计，包括以下要求：1.手动编写VHDL程序，对指定的数字电路进行仿真分析，并输出相应的波形图。
2.设计一个数字电路，要求该电路可完成特定的逻辑功能，例如加法器、多路选择器等。
3.基于现实的场景需求，完成一个实际的数字电路设计。
例如，实现一个音乐播放器控制器、机器人控制器等。
设计步骤步骤一：了解VHDL语言和数字逻辑电路设计原理在进行数字电路设计之前，需要先理解VHDL语言和数字逻辑电路设计原理。
VHDL语言是一种硬件描述语言，主要用于描述数字逻辑电路。
数字逻辑电路由基本的逻辑单元组成，包括与门、或门、非门等，通过组合这些逻辑单元可以实现更复杂的逻辑电路设计。
步骤二：选择仿真工具选择一款仿真工具进行仿真分析。
常见的仿真工具有ModelSim、Xilinx ISE 等。
步骤三：编写VHDL程序编写VHDL程序，对指定的数字电路进行仿真分析。
根据实际需要，可以选择不同的VHDL语言结构进行编写。
步骤四：仿真分析在仿真工具中进行仿真分析，根据VHDL程序模拟出相应的波形图。
步骤五：设计数字电路基于数字逻辑电路设计原理，设计出特定的数字电路。
需要首先确定电路所需要的逻辑功能，然后根据这个功能设计出合适的电路。
步骤六：实现实际场景需求参考现实的场景需求，设计出一个实际的数字电路，并进行调试测试。
VHDL程序编写规范在编写VHDL程序时，需要遵循一定的编写规范，以保证程序的可读性和可维护性。
1.命名规范：变量和信号的命名应具有较好的描述性，易于理解和记忆。
2.缩进规范：代码缩进应该统一，便于代码的阅读和理解。
3.注释规范：代码中应加入必要的注释，解释各个模块的功能和作用。
硬件描述语言(VHDL)
(1)体内配置指定
(2)体外配置说明
由于体外配置语句是一个独立的编译单位， 故需给它指定一个单位名—配置名。实体 名和结构体名为需对例元做配置的实体及 相应的结构体。
(3)直接例化
二. VHDL语言的数据对象，数据类型
TYPE week IS(sum,mon,tue,wed,thu,fri,sat);
2.整数，实数(Integer,Real)类型 格式：TYPE 数据类型名 IS 数据类型定义约束范围
TYPE twos IS INTEGER RANGE –32768 TO 32767; TYPE voltage IS REAL RANGE 0.0 TO 10.0;
结构体的子结构描述：
BLOCK,PROCESS,SUBPROGRAM三种语句结构
1. BLOCK语句结构描述
格式: 块结构名: BLOCK BEGIN ….
END BLOCK 块结构名；
在对程序进行仿真时，BLOCK语句中所描述的各个语 句是可以并发执行的，它与书写顺序无关。 卫式BLOCK语句的格式:：BLOCK [卫式布尔表达式]； 当卫式布尔表达式为真时，BLOCK语句执行。
为了能重复使用这些函数和过程，这些程 序通常组织在包集合库中。 (1)多个过程和函数汇集在一起就构成一个 包集合（Package)。 (2)n个包集合汇集在一起就形成一个库 （Library)。
(三) 包集合，库及配置
1.库(Library):它是一个经过编译后的数据的集合， 存放包集合EE库，STD库，ASIC矢量库， WORK库，用户定义库。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
Declarations of wires, regs and other variables
Data flow statements ( assign )
Instantiation of lower level modules
Tasks and functions
Always and initial blocks, All behavioral statements go in these blocks.
Verilog HDL硬件描述语言的主要能力：
➢ 基本逻辑门，例如and、or和nand等都内置在语言中。 ➢ 用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组
合逻辑原语，也可以是时序逻辑原语。 ➢ 开关级基本结构模型，例如pmos和nmos等也被内置在语言中。 ➢ 提供显式语言结构指定设计中端口到端口的时延及路径时延和设计
endmodule
第9页/共34页
这5个组件的 排列顺序是 任意的，可 以选择其中 的一个或几 个组件构成 一个Verilog 程序。
时延
Verilog HDL模型中的所有时延都根据单位定义。 下面是带时延的连续赋值语句实例：
assign #2 Sum = A ^ B; #2指2个时间单位。
如果没有说明时延时间单位，Verilog HDL模拟器会 指定一个缺省时间单位。
目录
SOC设计概述 可编程逻辑器件 硬件描述语言及其程序设计方法 SOC的设计－基本工具和方法 SOC设计实例
第1页/共34页
Verilog HDL 简介
Verilog HDL是一种硬件描述语言，用于从算法级、门级到 开关级的多种抽象设计层次的数字系统建模。
Verilog HDL语言具有下述描述能力：
IEEE Verilog HDL标准中没有规定缺省时间单位。
第10页/共34页
数据流描述
a
一般使用连续赋值assign语句描述，
out1
主要用于组合逻辑电路建模。
b
module mux2_1(out1, a, b, sel) ; output out1; input a, b; input sel;
一个设计的结构可使用开关级原语、门级原语和用 户定义的原语方式描述；
设计的数据流行为使用连续赋值语句进行描述； 时序行为使用过程结构描述。 一个模块可以在另一个模块中使用。
第7页/共34页
Verilog程序的结构
Verilog程序由关键词module和endmodule进行定义 Verilog HDL 大小写敏感
的时序检查。 ➢ 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为
描述方式－－使用过程化结构建模；数据流方式－－使用连续赋值 语句方式建模；结构化方式－－使用门和模块实例语句描述建模。
第3页/共34页
Verilog HDL 简介
Verilog HDL硬件描述语言的主要能力（续）：
➢ Verilog HDL中有两类数据类型：线网数据类型和寄存器数据类型。 线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存 储元件。
➢ 能够描述层次设计，可使用模块实例结构描述任何层次。 ➢ 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何
限制。 ➢ Verilog HDL不再是某些公司的专有语言而是IEEE标准。 ➢ 人和机器都可以阅读Verilog语言，因此它可以作为EDA的工具和设
计者之间的交互语言。
第4页/共34页
➢ 设计的行为特性 ➢ 设计的数据流特性 ➢ 设计的结构组成 ➢ 包含响应监控和设计验证方面的时延和波形产生机制。
Verilog HDL语言不仅定义了语法，而且对每个语法结构都 定义了清晰的模拟、仿真语义。因此，用这种语言编写的模 型能够使用Verilog仿真器进行验证。
第2页/共34页
Verilog HDL 简介
sel
module mux2_1(out1, a, b, sel) ; output out1; input a, b; input sel;
➢ 能够使用内置开关级原语在开关级对设计完整建模。 ➢ 同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输
入值的指定。 ➢ Verilog HDL能够监控模拟验证的执行，即模拟验证执行过程中设计
的值能够被监控和显示。
第5页/共34页
Verilog HDL 简介
Verilog HDL硬件描述语言的主要能力（续）：
➢ 在行为级描述中，Verilog HDL不仅能够在RTL级上进行设计描述， 而且能够在体系结构级描述及其算法级行为上进行设计描述。
➢ 能够使用门和模块实例化语句在结构级进行结构描述。 ➢ Verilog HDL还具有内置逻辑函数，例如&(按位与)和 | (按位或)。 ➢ 对高级编程语言结构，例如条件语句、情况语句和循环语句，语言
module name (port_list);
port declarations
data type declarations functionality
timing specification
endmodule
第8页/共34页
Verilog程序的组成部分
module Name， port list， port declarations（if ports present） parameters（optional），
Verilog HDL 简介
Verilog HDL硬件描述语言的主要能力（续）：
➢ Verilog HDL语言的描述能力能够通过使用编程语言接口（PLI）机 制进一步扩展。PLI是允许外部函数访问Verilog模块内信息、允许 设计者与模拟器交互的例程集合。
➢ 设计能够在多个层次上加以描述，从开关级、门级、寄存器传输级 （RTL）到算法级，包括进程和队列级。
中都可以使用。 ➢ 可以显式地对并发和时进行建模。 ➢ 提供强有力的文件读写能力。 ➢ 语言在特定情况下是非确定的，即在不同的模拟器上模型可以产生
不同的结果；例如，事件队列上的事件顺序在标准中没有定义。
第6页/共34页
Verilog程序的结构
模块是Verilog的基本描述单位，用于描述某个设计 的功能或结构及其与其他模块通信的外部端口。