集成电路期末复习
集成电路设计基础期末考试复习题
集成电路设计基础期末考试复习题1. 摩尔定律的内容：单位⾯积芯⽚上所能容纳的器件数量，每12-18个⽉翻⼀番。
2. 摩尔定律得以保持的途径：特征尺⼨不断缩⼩、增⼤芯⽚⾯积及单元结构的改进。
3. 图形的加⼯是通过光刻和刻蚀⼯艺完成的。
4. 在场区中，防⽌出现寄⽣沟道的措施：⾜够厚的场氧化层、场区注硼、合理的版图。
5. 形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。
6. 实际的多路器和逆多路器中输⼊和输出⼀般是多位信息，如果对m个n位数据进⾏选择，则需要n位m选⼀多路器。
7. 在氧化层上形成所需要的图形的步骤：甩胶、曝光、显影、刻蚀、去胶。
8. 版图设计规则可以⽤两种形式给出：微⽶规则和⼊规则。
9. 常规CMOS结构的闩锁效应严重地影响电路的可靠性，解决闩锁效应最有效的办法是开发多晶硅技术。
10. 要实现四选⼀多路器，应该⽤2位⼆进制变量组成4个控制信号，控制4个数据的选择。
11. 摩尔分析了集成电路迅速发展的原因，他指出集成度的提⾼主要是三⽅⾯的贡献：特征尺⼨不断缩⼩、芯⽚⾯积不断增⼤、器件和电路结构的不断改进。
12. 缩⼩特征尺⼨的⽬的：使集成电路继续遵循摩尔定律提⾼集成密度；提⾼集成度可以使电⼦设备体积更⼩、速度更⾼、功耗更低；降低单位功能电路的成本，提⾼产品的性能/价格⽐，使产品更具竞争⼒。
13. N阱CMOS主要⼯艺步骤：衬底硅⽚的选择T制作n阱⼧场区氧化⼧制作硅栅⼧形成源、漏区T形成⾦属互连线。
14. 解决双极型晶体管纵向按⽐例缩⼩问题的最佳⽅案之⼀，就是采⽤多晶硅发射极结构，避免发射区离⼦注⼊对硅表⾯的损伤。
15. n输⼊与⾮门设计考虑，根据直流特性设计：Kr=KN/KP=n 3/2；根据瞬态特性设计：Kr=KN/KP=n 。
n输⼊或⾮门设计考虑，根据直流特性设计：Kr=KN/KP=n -3/2；根据瞬态特性设计：Kr= Kr=KN/KP=1/ n.16. CE等⽐例缩⼩定律要求器件的所有⼏何尺⼨，包括横向和纵向尺⼨，都缩⼩k倍；衬底掺杂浓度增⼤K倍；电源电压下降K倍。
集成电路复习知识点
填空题：1.集成电路的加工过程主要是三个基本操作，分别是:形成某种材料的薄膜薄层在各种薄膜材料上形成需要的图形，通过掺杂改变材料的电阻率或-杂质类型。
2.M0晶体管的工作原理是利栅极与衬底之间形成的电场，在半导体表面形成_ 反形层使源、漏之间形成导电沟道。
3.用CMO电路设计静态数字逻辑电路，如果设计与非逻辑下拉支路应该是串联，如果设计或非逻辑下拉支路应该是并联。
4. M0存储器主要分为两大类，分别是：ROM和RAM。
5. CMO集成电路是利用NMO和PMO 的互补性来改善电路性能的，因此叫做CMO集成电路。
在P型衬底上用N阱工艺制作CMO 集成电路。
6.等比例缩小理论包括恒定电场等比例缩小定律、恒定电压等比例缩小定律、准恒定电场等比例缩小定律。
7. 1947年巴丁、肖克莱、布拉顿发明了半导体晶体管，并因此获得了1956年的诺贝尔物理学奖，1958年美国德州仪器公司的基尔比发明了第一块集成电路，并获得2000年诺贝尔物理学奖。
8.静态CMO逻辑电路中，一般PMO管的衬底接电源电压，NOM管的衬底接地电压；NMO下拉网络的构成规律是：NMO管串联实现与操作；NMO管并联实现一或操作；PMO 上拉网络则是按对偶原则构成，即PMO管串联实现或操作；PMO管并联实现与操作。
9.集成电路中非易失存储器包括三种，即：不可擦除ROM EPROM E2PROM 10.集成电路产业按照职能划分为设计、制造、封装三业。
11. CMOS-- ----------------------------------------------- ------逻辑电路的功耗由三部分组成:动态功耗Pd开关过程中的短路功耗PSC静态功耗Pso 12.时序电路的输出不仅与当前的输入有关，还与系统原来的状态有关。
13.集成电路的设计方法可分为三种，即：基于PLD的设计方法、半定制设计方法、定制设计方法。
判断题：1. N阱CMO工艺是指在N阱中加工NMO的工艺。
集成电路分析期末复习总结要点
集成电路分析集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。
集成电路发展：按规模划分，集成电路的发展已经历了哪几代？参考答案：按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。
它的发展遵循摩尔定律解释欧姆型接触和肖特基型接触。
参考答案：半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。
如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。
如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。
、集成电路主要有哪些基本制造工艺。
参考答案：集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。
光刻工艺：光刻的作用是什么？列举两种常用曝光方式。
参考答案：光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。
曝光方式：接触式和非接触式25、简述光刻工艺步骤。
参考答案：涂光刻胶，曝光，显影，腐蚀，去光刻胶。
26、光刻胶正胶和负胶的区别是什么？参考答案：正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。
常规双极型工艺需要几次光刻？每次光刻分别有什么作用？参考答案：需要六次光刻。
第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻掺杂工艺：掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。
参考答案：掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。
集成电路设计期末复习
一、 CMOS器件基本概念问题
漏区、源区、沟道区的 材料有何区别？
nFET和pFET有何区别？
沟道为何有时导电、有
时不导电？
沟道
3
Copyright
一、 MOSFET的结构
Polysilicon
Aluminum
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Copyright
一、 MOSFET的特点
优点（与双极型器件相比）
更接近于理想开关，寄生效应弱 集成密度高，单元器件占芯片面积小 制造工艺相对“简单”，因而制造大而复杂的电路时成
优点（与单nFET相比）
传输门与多路选择器
双向导通：数据可沿任一方向流动 传输全范围电压：[0，VDD] 0电平由nFET传输，1电平由pFET传输，无阈值电压损失
缺点
要求有两个FET 必须有一个反相器将s变为 S
传输门可以用来构造多种逻辑门
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Copyright
六、关于开关与逻辑
有0→1翻转
抗噪声能力强：输出反相器可根据扇出来优化 开关速度非常快：只有输出上升沿的延时（tpHL=0），预充电、求
值时的负载电容均为内部电容
抵抗电荷泄漏能力强：反相器加1个pMOS管即可构成电平恢复器 缺点 非反相门，难以实现诸如XOR、XNOR这样需要NOT运算的逻辑 必须有时钟 输出有电荷泄漏及电荷分享等寄生效应 26
静态CMOS、准nMOS、C2MOS、动态CMOS、CVSL的性能特点，
如何用这些方式构造基本逻辑门？
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Copyright
复习原则
扩大覆盖面，降低难度
重在理解，尽量避免死记硬背，无需记任何复杂公式 所有试题及答案出自讲义 参照《复习要点》 与“半导体器件原理”及“集成电路制造基础”课程重
集成电路期末复习127页PPT
41、俯仰终宇宙，不乐复何如。 42、夏日长抱饥，寒夜无被眠。 43、不戚戚于贫贱，不汲汲于富贵。 44ห้องสมุดไป่ตู้欲言无予和，挥杯劝孤影。 45、盛年不重来，一日难再晨。及时 当勉励 ，岁月 不待人 。
56、书不仅是生活，而且是现在、过 去和未 来文化 生活的 源泉。 ——库 法耶夫 57、生命不可能有两次，但许多人连一 次也不 善于度 过。— —吕凯 特 58、问渠哪得清如许，为有源头活水来 。—— 朱熹 59、我的努力求学没有得到别的好处， 只不过 是愈来 愈发觉 自己的 无知。 ——笛 卡儿
拉
60、生活的道路一旦选定，就要勇敢地 走到底 ，决不 回头。 ——左
集成电路原理及应用期末复习资料..
1.什么是差动放大电路？什么是差模信号？什么是共模信号？差动放大器对差模信号和共模信号分别起什么作用？差动放大电路是把两个输入信号分别输入到运算放大器的同相和反相输入端，然后在输出端取出两个信号的差模成分，而尽量抑制两个信号的共模成分的电路。
共模信号：双端输入时，两个大小相同，极性相同的信号。
差模信号：双端输入时，两个大小相等，极性相反的信号。
对差模输入信号的放大作用、对共模输入信号的抑制作用2.集成运放有哪几部分组成？各部分的典型电路分别是什么？输入级、中间级、输出级、偏置电路四大部分组成输入级的典型电路是差动放大电路, 利用它的电路对称性可提高整个电路的性能，减小温漂；中间级的典型电路是电平位移电路, 将电平移动到地电平，满足零输入时零输出的要求；输出级的典型电路是互补推挽输出放大电路，使输出级输出以零电平为中心，并能与中间电压放大级和负载进行匹配；偏置电路典型电路是电流源电路，给各级电路提供合适的静态工作点、所需的电压3.共模抑制比的定义？集成运放工作于线性区时，其差模电压增益Aud与共模电压增益Auc之比4.集成运放的主要直流参数：输入失调电压Uos、输入失调电压的温度系数△Uos/△T、输入偏置电流、输入失调电流、差模开环直流电压增益、共模抑制比、电源电压抑制比、输出峰--峰电压、最大共模输入电压、最大差模输入电压5.集成运放主要交流参数：开环带宽、单位增益带宽、转换速率、全功率带宽、建立时间、等效输入噪声电压、差模输入阻抗、共模输入阻抗、输出阻抗。
6.理想集成运放的基本条件。
1.差模电压增益为无穷大2.输入电阻为无穷大3.输出电阻为04.共模抑制比CMRR为无穷大5.转换速率为无穷大即Sr=006.具有无限宽的频带7.失调电压·失调电流极其温漂均为08.干扰和噪声均为07.理想集成运放的两个基本特性：虚短和虚断。
代表的实际物理意义。
其实，虚短和虚断的原因只有一个，那就是：输入端输入电阻无穷大。
数字集成电路复习要点
数字集成电路复习要点⼀、简答题1.集成电路发展的特点：速度变快，I/O增多，⼯作电压下降……A，特征尺⼨越来越⼩，B，单个芯⽚晶体管数⽬越来越多，速度越来越快，电压越来越⼩，层数越来越多，端⼝越来越多，功耗越来越低2.P181⼤扇⼊的“设计技术”。
A，调整晶体管尺⼨B，逐级加⼤晶体管尺⼨C，重新安排输⼊D，重组逻辑结构（把光键路径上的晶体管靠近门的输出端）3.简述集成电路⼯艺中典型的光刻步骤及其相互关系。
（P28）氧化层，涂光刻胶，光刻机曝光，光刻胶的显影和烘⼲，酸刻蚀，旋转清洗和⼲燥，各种⼯艺加⼯步骤，去除光刻胶4.什么是多晶⾃对准⼯艺，有哪些优点？（P32）在掺杂之前形成图形的多晶硅栅实际确定了沟道区的确切位置，从⽽也确定了源区和漏区的位置。
它使源和漏这两个区域相对于栅具有⾮常精确的位置，有助于减⼩晶体管中的寄⽣电容。
5.CMOS逻辑门特性：(全摆幅，⽆⽐性，低输出阻抗，⾼输⼊阻抗，⽆静态功耗。
)A，电压摆幅等于电源电压，噪声容很⼤，B，逻辑电平与器件的相对尺⼨⽆关，⽆⽐逻辑，C，具有低输出阻抗，⾼输⼊阻抗，D，不消耗任何静态功率6.伪NCMOS门逻辑的特点A，减少晶体管的数⽬，由2N减到N+1，B，速度快缺点：⼩的噪声容限和⼤的静态功耗6.传输管逻辑的优点是什么？有哪些缺点，解决的办法是什么？优点：结构简单，阀值损失⼩，硬件开销⼩缺点：延时⾼，仅含NMOS的传输管将引起静态功耗并减⼩噪声容限解决办法：避免开关长串联以减⼩延时，增加电平恢复晶体管以消除静态功耗7.什么是时钟馈通，有何危害？(P215)原理：电容耦合的特殊情况，由在预充电器件的时钟输⼊和动态输出节点之间电容耦合引起的效应，当下拉⽹络不导通时，这⼀电容耦合会在时钟由低⾄⾼翻转时，引起的动态节点输出上升到VDD以上；⽽快速上升和下降时时钟边沿会耦合到信号节点上。
特点：a）可能使预充电管正常情况下反偏结⼆极管变为正向偏置，使电⼦注⼊到衬底中，被附近处于⾼电平的⾼阻节点收集，导致出错。
(完整版)集成电路设计复习题及解答
集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。
（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。
为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。
10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。
11.什么是触发器的建立时间（Setup Time），试画图进行说明。
12.什么是触发器的保持时间（Hold Time），试画图进行说明。
13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。
绪论1、 画出集成电路设计与制造的主要流程框架。
2、集成电路分类情况如何？集成电路设计1． 层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。
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3.1.2 外延工艺种类
按材料划分：同质外延和异质外延 按工艺方法划分：气相外延（VPE)，液相外延 (LVP)，固相外延 气相外延工艺成熟，可很好 (SPE)，分子束外延（MBE) 的控制薄膜厚度，杂质浓度 按温度划分：高温外延(1000℃ 以上)；低温外延 和晶格的完整性，在硅工艺 (1000℃ 以下)；变温外延--先低温下成核，再高 温下生长外延层 中一直占主导地位 按电阻率高低划分：正外延--低阻衬底上外延高阻 层；反外延--高阻衬底上外延低阻层 按外延层结构分类: 普通外延，选择外延，多层外 延 其它划分方法：按结构划分；按外延层厚度划分等
d Si
nSiO2 nSi
d SiO2
2.2 1022 d SiO2 0.44d SiO2 22 5 10
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4.2.4 热氧化生长速率
氧化层生长速率可为界面流量除以单位体积SiO2的氧分子数 N1
F3 dxSiO2 v N1 dt Hks pg ks ks xSiO2 N1 1 DSiO2 h
20
元器件的组成部分
二氧化硅膜用途
作为掩蔽膜
0.8 nm栅氧化层
High K
离子注入掩蔽
作为电隔离膜
隔离工艺
互连 层间 绝缘 介质
21
22
SiO2掩蔽层厚度的确定
掩蔽条件:
DSi>>DSiO2
Cs 103 所需氧化层的最小厚度 若 C I
xmin 4.6 DSiO2 t
不同温度下掩蔽P、B所需氧化 层厚度与扩散时间关系图
有限表面源扩散杂质分布情况
Q x 2 4 Dt C x, t e Dt
Xj1 Xj2 Xj3
X
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40
有限表面源扩散
杂质表面浓度
Q C Dt
' s
结深 杂质浓度梯度
C 2 x j 2 ln Dt A Dt C B x C(x,t) C(x,t) x (x,t) 2Dt
集成电路制造技术 微电子工艺
重庆邮电大学
1
重点单元
第二单元 第四单元
2
第一单元
硅
结构特点 优点
3
1.1 硅晶体结构的特点
硅是微电子工业中应 用最广泛的半导体材 料，占整个电子材料 的95％左右，人们 对它的研究最为深入， 工艺也最成熟，在集 成电路中基本上都是 使用硅材料。
键角：109º28′
性质及作用 硅热氧化
19
4.1.2二氧化硅的理化性质及用途
密度 是SiO2致密程度的标志。密度大表示致密程度 高，约2-2.2g/cm3； 熔点 石英晶体1732℃,而非晶态的SiO2无熔点，软 化点1500℃ 电阻率 与制备方法及所含杂质有关,高温干氧可达 1016Ω·cm,一般在107-1015 Ω·cm； 介电性 介电常数3.9； 介电强度 100-1000V/μm； 折射率 在1.33-1.37之间； 腐蚀性 只和HF酸反应，与强碱反应缓慢。
离子注入的基本过程
将某种元素的原子或携 带该元素的分子经离化 变成带电的离子
在强电场中加速，获得 较高的动能 注入材料表层（靶）以 改变这种材料表层的物 理或化学性质
44
离子注入特点
各种杂质浓度分布与注入深度可精确控制 同一平面上杂质掺杂分布非常均匀 不受固溶度限制 纯度高，能量单一 低温过程，避免了高温过程引起的热扩散；易于实现 对化合物半导体的掺杂； 横向效应比气固相扩散小得多 可穿透衬底表面薄膜，防止玷污，自由度大
②表面浓度
③结深
④掺入杂质总量
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恒定表面源扩散
恒定表面源是指在扩散过程中，硅片 表面的杂质浓度始终是保持不变的。 恒定表面源扩散指硅一直处于杂质氛 围中，硅片表面达到了该扩散温度的 固溶度Cs。 解扩散方程： Cs 2 C C D 2 t x 初始条件为：C(x，0)=0，x>0 边界条件为：C(0，t)=Cs
反应控制：ks→ 0， Ci→ Co= C */（1+ks/h）
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卤族元素掺入对氧化速率影响
在氧化气氛中加入适量的卤族元素会改善氧化 膜及其下面硅的特性。 氧化膜特性的改善包括钠离子浓度减少、介质 击穿强度增加、界面态密度减少。 实践中应用较多的卤族元素是氯，在Si-SiO2界 面上或界面附近，氯能使杂质转变成容易挥发 的氯化物从而起到吸杂的效果，另外也能看到 氧化诱生旋涡缺陷减少。
目的是通过定域、定量扩散掺杂改变半导 体导电类型，电阻率，或形成PN结。
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5.1 扩散机构
扩散是物质内质点运动的基本方式，当温度高于 绝对零度时，任何物系内的质点都在作热运动。
杂质在半导体中的扩散是由杂质浓度梯度或温度 梯度（物体中两相的化学势不相等）引起的一种 使杂质浓度趋于均匀的杂质定向运动。 扩散是一种传质过程，宏观上表现出物质的定向 迁移。 扩散是一种自然现象，是微观粒子热运动的形式， 结果使其浓度趋于均匀。
2 x0 Ax0 B
两种极限情况
C
•氧化时间长，扩散控制阶段:
抛物线速率常数
x SiO B(t τ)
2
2
气体 C0
SiO2
ks0
Si
Ci
•氧化时间很短，反应控制阶段:
B xSiO2 (t τ) A
线性速率常数 x
扩散控制：DSiO2→ 0， Ci → 0， Co → C *
硅四面体结构
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硅作为电子材料的优点
原料充分； 硅晶体表面易于生长稳定的氧化层，这对于保 护硅表面器件或电路的结构、性质很重要； 重量轻，密度只有2.33g/cm3； 热学特性好，线热膨胀系数小，2.5*10-6/℃ ， 热导率高，1.50W/cm· ℃； 单晶圆片的缺陷少，直径大，工艺性能好； 机械性能良好。
有坩埚的：直拉法、磁控直拉法；
无坩埚的：悬浮区熔法 。
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三、硅片制备
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外延
概念 分类 作用
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3.1 概述
3.1.1外延概念
在微电子工艺中，外延(epitaxy)是指在 单晶衬底上，用物理的或化学的方法，按 衬底晶向排列（生长）单晶膜的工艺过程。 新排列的晶体称为外延层，有外延层的硅 片称为（硅）外延片。 与先前描述的单晶生长不同在于外延生长 温度低于熔点许多 外延是在晶体上生长晶体，生长出的晶体 的晶向与衬底晶向相同，掺杂类型、电阻 率可不同。n/n+，n/p，GaAs/Si。
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同质外延又称为均匀外延，是外延层与衬底材料 相同的外延。 异质外延也称为非均匀外延，外延层与衬底材料 不相同，甚至物理结构也与衬底完全不同。 GaAs/Si 、SOI（SOS）等材料就可通过异质外延 工艺获得。
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3.1.3 外延工艺用途
优势： 1.高的集电结击穿 电压 2.低的集电极串联 电阻
Dt Q C x,tdx 2C 1.13C Dt 杂质数量 s π s 0 x2 C C(x,t) s e 4Dt 杂质浓度梯度 x x,t πDt erfc称为余误差函数。 恒定源扩散杂质浓度服从余误差分布，延长扩散时间： ①表面杂质浓度不变； ②结深增加； ③扩入杂质总量 增加； ④杂质浓度梯度减小。
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有限表面源扩散
指杂质源在扩散前积累于硅 片表面薄层δ内， Q为单位 Cx,0dx Q 面积杂质总量，解扩散方程： 0
边界条件:C(x,0)=Q/δ , 0<x<δ C(∞,t)=0 初始条件：C(x,0)=0, x>0
C(x,t) Cs Cs’ Cs” CB 0δ t1 t3>t2>t1 t2 t3
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1.2 硅晶体缺陷
在高度完美的单晶硅片中，实际也存在缺 陷。有：
零维--点缺陷、 一维--线缺陷、 二、三维--面缺陷和体缺陷
晶体缺陷对微电子工艺有多方面的影响。
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单晶硅制备
单晶生长 硅片制备
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2.2 单晶硅生长
采用熔体生长法制备单晶硅棒
多晶硅→熔体硅→单晶硅棒
按制备时有无使用坩埚又分为两类
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4.2硅的热氧化
热氧化制备SiO2工艺就是在高温和氧化物质（氧气或者水 汽）存在条件下，在清洁的硅片表面上生长出所需厚度的 二氧化硅。 热氧化是在Si/SiO2界面进行，通过扩散和化学反应实现。 O2或H2O，在生成的二氧化硅内扩散，到达Si/SiO2界面后 再与Si反应， O2+Si → SiO2； H2O+Si → SiO2+H2 ， 硅被消耗，所以硅片变薄，氧化层增厚。 生长1μm厚SiO2 约消耗0.44μm 厚的硅
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热氧化方法
干氧氧化：氧化膜致密性最好，针孔密度小，薄膜表面干燥， 适合光刻，但是生长速率最慢；
湿氧氧化：氧化膜较干氧氧化膜疏松，针孔密度大，表面含 水汽，光刻性能不如干氧，容易浮胶。湿氧与干氧比，水温 越高，水汽就越多，二氧化硅生长速率也就越快；
水蒸汽氧化：在三种热氧化方法中氧化膜致密性最差，针孔 密度最大，薄膜表面潮湿，光刻难，浮胶。但是，生长速率 最快。
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固相扩散工艺
微电子工艺中的扩散，是杂质在晶体内的扩散， 是固相扩散工艺。