大学微机原理复习

2011 BIT 存储器接口设计

北京理工大学

2011 BIT 存储器与CPU的连接

一，存储器与CPU连接的问题

1，存储器类型选择

2，CPU总线负载能力

3，地址分配和片选问题

4，CPU与存储器的时序

2011 BIT 二，地址译码

确定存储芯片占据的地址范围。

一次地址译码包括片选译码和片内译码。

片选译码：选择一个存储芯片。由高位地址信号和控制信号译码产生。连到存储芯片的/CS脚。

片内译码：选择存储芯片内的存储单元。由低位地址信号产生。连到存储芯片的A0～An脚。

译码器——常用138译码器

G 1 Y7G 2A Y6G 2B Y5

Y4

138 Y3

C Y2

B Y1

A Y01，逻辑符号2，功能表G /G2A /G2

B

C B A /Y7 /Y6 /Y5 /Y4 /Y3 /Y2 /Y1 /Y0

≠1 0 0 ××× 1 1 1 1 1 1 1 1

＝1 0 0 0 0 0 1 1 1 1 1 1 1 0

0 0 1 1 1 1 1 1 1 0 1

…

1 1 1 0 1 1 1 1 1 1 1

1，全地址译码——CPU的全部地址线都参与寻址

特点：每个存储单元的地址是唯一的——无地址重叠。

片选译码：所有高位地址信号作为译码器输入，译码器输出连到存储芯片的CS脚。

片内译码：低位地址信号连到存储芯片的A0～An脚。

存储芯片上的每一个存储单元在整个内存空间具有唯一的一个地址。

例：SRAM6264（8K ×8）与8086/8088连接

片选译码：8086/8088的A19～A13作为译码器输入，译码器输出连到存储芯片的CS脚。

片内译码：8086/8088的A0～A12连到存储芯片的A0～A12脚。

2，部分地址译码——CPU的部分地址线参与寻址，部分地址未用特点：有地址重叠区（每个存储单元有若干地址）。

片选译码：高位地址信号的一部分作为译码器输入，译码器输出连到存储芯片的CS脚。

片内译码：低位地址信号连到存储芯片的A0～An脚。

存储芯片上的每一个存储单元在整个内存空间可能有几个地址。

该存储芯片的地址范围：

A19～A13、A12～A0 1010111 xxxxxxxxxxxxx 1011111 xxxxxxxxxxxxx 1110111 xxxxxxxxxxxxx 1111111 xxxxxxxxxxxxx 即: AE000H~AFFFFH

BE000H~BFFFFH

EE000H~EFFFFH

FE000H~FFFFFH

3，线选译码——除用于存储器芯片寻址的地址线外，用剩余的某

一条地址线作为存储器的片选控制信号CS

特点：电路简单（不需要译码器）；有地址重叠区，地址不连续4，块地址译码

块地址译码是部分地址译码和全地址译码之间的折衷方案，它将存储器空间分成许多块避免了部分译码不能充分利用存储空间的缺点。这些存储器块有时候被称为页或bank 。

块地址译码的经典应用是将具有64K 存储空间分成16块，每块为4K 字节，这样只需利用A 12—A 15四根高阶地址线译码产生16个译码控制信号。使用块地址译码的优点是某一设备所占用的存储空间不超过一块。实际上，微处理系统常采用部分地址译码、全地址译码和块地址译码的组合。

2011 BIT 三，存储器扩展技术

单个存储芯片的容量往往不能满足整机系统的内存要求。这时就需要用多个存储芯片进行组合来进行扩充。

扩展分为位扩展、字扩展和字位扩展。

1，位扩展——存储芯片的单元数符合总线要求，但每个单元的

位数（字长）不够。

扩展方法——

将每个存储芯片的地址线和控制线全部并联在一起，

它们的数据线分别接到数据总线的不同位上。

例：用2片4K ×4的芯片扩展成4KB的存储器

2，字扩展——存储芯片的字位数符合总线要求，但单元数不够

扩展方法——将每个存储芯片的地址线、数据线和控制线全部并联在一起，只将片选端分别引出到地址译码器的不同输出端，即用片选信号来区别各个芯片的地址。

例：用2片64K×8的芯片扩展成128KB的存储器该内存的

地址范围

是多少？

3，字位扩展——存储芯片的字长和单元数都不够

扩展方法——

先进行位扩展，构成字长满足要求的模块，

再用若干模块进行字扩展。

例：用Intel 2164 (64K ×1)扩展成128KB的内存

下图中的扩展方法是选用8片2K×1位的存储芯片构成

2K×8位的存储组(位扩展)，再用8个这样的存储组构成

16K×8位的存储器(字扩展)，整个存储器共计用了64片2K×1位的存储芯片

CS

D 72K×8

D 7

2K×8(2K×1)×8CS WE D 0D 1D 7

A 0～A 13

WE

A 11～A 13

D 0

D 1Y 0

Y 7

3-8译码器

A 0～A 10

CS

D 72K×8

D 7

2K×8(2K×1)×8CS WE D 0

D 1CS

D 72K×8

D 7

2K×8(2K×1)×8CS WE D 0

D 1