两千兆高速数据采集电路设计
双通道高速数据采集端的硬件电路设计
科 技 前 沿1科技资讯 S CI EN CE & T EC HNO LO GY I NF OR MA TI ON 由于系统采集信号的时间较短,数据量较大,故设计的采集系统属于高速采集范畴。
随着科学技术的飞速发展,对各个领域的科研探索不断深入,被采信号对采样速率的要求越来越高。
近年来,伴随电子业的飞速发展,高速集成器件IC 带来的问题也得到很好的解决。
随着计算机技术广泛应用到工程实践中,整个社会的数字电子化程度越来越高,数据采集技术的应用场合越来越广泛,通用的高速数据采集系统可用于雷达、引信、生物电波、视频、电子学频谱、示波器、声波分析等瞬态信号的实时采集和研究观察等场合[1]。
其中基于FPGA的控制、SDRAM存储的高速数据采集系统具有可靠性高、数据不丢失、抗干扰性强、便于数据传输、存储、显示和处理,可扩展性好等优点,因而具有一定的实用价值和良好的DOI:10.16661/ki.1672-3791.2015.23.001双通道高速数据采集端的硬件电路设计①黄秀珍 储萍(浙江理工大学科技与艺术学院 浙江杭州 311121)摘 要:在数据采集理论的基础上,提出系统整体硬件设计方案。
采用12位双通道的A/D电路设计,选用的高速A/D芯片是AD9226,理论值上最高采样率可达到65MSPS。
12位双通道A/D板通过40个扩展口与FPGA系统进行相连接。
经过测试,能够实现50M高速采集的功能。
关键词:高速数据采集 硬件设计中图分类号:TN79文献标识码:A文章编号:1672-3791(2015)08(b)-0001-02①课题来源:浙江理工大学科技与艺术学院科研项目(KY2013003)《基于FPGA的高速数据采集系统的设计与实现》。
基金项目：浙江理工大学科研项目(KY2013002)《基于波形特征的LED驱动电源磁性元件电参数测量关键技术研究》。
图1 AD 高速采集模块框图图2 A9226设计电路. All Rights Reserved.科 技 前 沿2科技资讯 SC I EN C E & TE C HN O LO G Y I NF O R MA T IO N应用前景。
千兆高速采集系统的硬件电路设计
技 术 纵 横
千 兆高 速采 集 系 统 的硬 件 电路 设 计
一 电子 科 技 大 学 胡 明 武 丁 庆 生 向 荣
关键词
高速采集
Ｌ Ｓ 时钟 抖 动 孔 径 抖 动 微 带差 分 走 线 ＶＤ
号， 只要 电 路 走 线 得 当 ， 可 以极 大地 抑 制共 模 噪 声 ， 到 就 得
ｅ ｏ： ａ ｅ ｃＰｒ ｓ ， ０ ０ ｇ Ａｃ ｄ ｍｉ ｅｓ２ ０ ．
［］Ｓ ｔ ｃａｌ ． ｐｉ ｔ ｎ—Ｓ ｅｉｃＩｔｇａｅ ｉ ｕ ｓ ９ ｍｉ Ｍｉｈｅ ＪＳ Ａｐ ｌａｉ ｈ ｃ ｏ ｐｃ ｉ ｎｅ ｒｔｄＣｒ ｉ ｆ ｃｔ
的速度输 出 １ ６位 的数据 。此外 ， Ａ／ 该 Ｄ转换 器还提供 了 双倍数 据传输率 （ Ｄ ） Ｄ Ｒ 技术 ， 以利用 时钟 的上升及下 降 可 沿将数 据送 至输 出端 ， 这样可 以进一 步降低 传输的时钟频
率 。在 本 系 统 设 计 中 ， 于 与 Ａ／ 对 Ｄ转 换 器 接 口 比 较 高 端 的 Ｆ Ｇ 其 Ｌ Ｓ接 收 器 能 够 接 收 ５ ０ＭＨｚ 时 钟 频 Ｐ Ａ， ＶＤ ０ 的
的频 率 进 一 步 提 高 。虽 然 电压 摆 幅很 小 ， 由于 是 差 分 信 但
率 ， 以未采 用 Ｄ Ｒ方 式 ； 于一 些低 端 的 Ｆ ＧＡ， 好 所 Ｄ 对 Ｐ 最
采 用 ＤＤＲ方 式 。
［ ］张 弘 ．ＵＳ ５ Ｂ接 口设 计 ［ ．西 安 ： 安 电 子 科 技 大 学 出版 社 ， Ｍ］ 西
Ｓｈ ｅ ． ｅ ｔ
［ ］Ｄ ｃ ｅ ． ｙ ｔｅｉ ａ ｄＯ ｔ ｚｔ ｎｏ ｉｉ ｌ ｉ ｕｔ ６ ｅＭｉ ｌＧ Ｓ ｎｈｓ ｎ ｐｉ ａｉ ｆ ｇｔ ｒ ｉ ｈｉ ｓ ｍｉ ｏ Ｄ ａＣ ｃ ｓ ［ ． 京 ：电子 工 业 出版 社 ，９ ４ Ｍ］ 北 Ｉ９． ［］Ｗａ ｅｌ ＪＦ Ｄｇｔ ｅｉｎＰ ｉｃ ｌｓａ ｄＰ ａｔｅ ［ ． ７ ｋ ｒ ． ｉｉ ｌ ｓ ｒ ｉ ｅ ｎ ｒｃ ｃｓ Ｍ］ 北 ｙ ａＤ ｇ ｎｐ ｉ
基于JEDS204B的高速数据采集电路设计
在当前多数高速电路设计中,通常选用LVDS作为数据转换器和FPGA之间的接口。
LVDS的差分传输特性可有效抑制共模噪声,增大抗干扰能力。
但是由于它采用多路数据线并行传输方式,易受码间同步及串扰影响,难以满足多通道、高宽带、小型化数传需求[1]。
JESD204B标准提供一种将数据转换器与数字信号处理器件接口的方法,相比于常用的并行数据传输,是一种更高传输速度的串行接口。
它使用帧串行数据链路及嵌入式时钟和对齐字符,速度最高可达12.5Gbps/通道[2]。
并且,它减少了器件之间的走线数量,并消除了建立与保持时序约束问题,从而简化了电路设计。
本文以AD9680为例,设计了一套基于JEDS204B接口的高速数据采集板,从原理电路及高速PCB设计两方面,详细介绍设计中需要注意的问题。
1 原理电路设计本设计采用高速ADC+FPGA的方案。
ADC完成高速数据采集,数据通过204B协议输出到接收端FPGA,FPGA完成高速serdes 信号的接收、204B协议解析及数据调理,将数据按照系统要求的模式打包通过光模块发送给后续系统。
ADC选用ADI公司的AD9680,它是两通道14bit最高采样率1Gsps的数模转换器,采用JEDS204B协议接口;FPGA选用带有高速串行接口的Xilinx V系列芯片,主要功能框图如图1所示。
(1)信号传输:由于AD9680的模拟输入带宽可达2GHz,因此根据实际输入信号频率及带宽需进行相应的电路匹配,如图2所示。
AD9680输出四对serdes差分数据线,到FPGA的接收端应串接AC耦合电容。
输入一对SYNC信号,用于启动AD9680帧数据的发送,另外输入一对SYREF信号,用于多芯片之间的同步。
(2)电源设计:AD9680的电源种类繁多,有3.3V、2.5V、1.8V、1.25V,并且分模拟电源和数字电源。
首先在满足电流要求的条件下,尽可能选用LDO电源芯片,以实现最小的电源纹波;其次模拟电源和数字电源要进行物理隔离,并且端接各种容值的去耦电容以滤除各种频率的电源干扰。
高速数据采集系统硬件设计
⾼速数据采集系统硬件设计⾼速数据采集系统硬件设计⾼速数据采集系统硬件设计4.1 系统主电路本系统硬件电路通过Protel99软件，采⽤层次设计的⽅法设计。
系统主电路如图4.1所⽰，由微处理器、数字逻辑平台、输⼊控制、A、B通道输⼊处理、C通道输⼊处理、整形、AD转换、采样时序控制、RS2 32、键盘显⽰、存储器扩展、电源等模块构成。
下⾯分模块介绍硬件电路。
4.2 微处理器电路该电路主要由PHILIPS公司⽣产的ARM 32位微处理器LPC2105、8位单⽚机P89C51RD2、USB接⼝芯⽚PDIUSBD12和单⽚机复位电路构成，如图4.2所⽰。
LPC2105有32个可配置的I/O引脚，其中13（TXD0）、14（RXD0）脚⽤来联接RS232接⼝，9（TMS ）、10（TCK）、15（TDI）、16（TDO）脚⽤于仿真下载，8（TRST）⽤于复位，其余的I/O引脚(P0 .[2..6])与FPGA连接。
此外⽤余仿真下载的还有6（RST）和26（RTCK）脚以及电源。
单⽚机P89C51R D2的P1⼝直接与FPGA相连，P0⼝与USB接⼝芯⽚PDIUSBD12及FPGA相连，P2⼝的⾼4位与FPGA相连，低4位则⽤于读取C通道A/D转换器ADS1121的采样数据。
USB接⼝芯⽚PDIUSBD12的其它锁存、选通、复位等功能引脚与FPGA相连。
本系统的单⽚机复位电路如图4.3所⽰，为了提⾼单⽚机的可靠性，使⽤了专⽤微处理器电源监控芯⽚M AX708S。
J17是⼀个⼿动复位开关。
4.3 A、B通道输⼊处理电路模拟输⼊通道的性能直接影响整个系统的性能。
很多实⼒雄厚的⼤公司模拟电路都采⽤专们设计的IC芯⽚，使电路的设计不但简单⽽且可靠性⾼。
我们虽然没有这样的条件，但通过⼤量的查找,在数千⽚的通⽤IC芯⽚中选择出了⼀些功耗低⽽性能⾼的器件，如:AD8009、AD8014、AD8063等等，通过⼤量的仿真和实验完成了模拟输⼊通道的设计。
高速数据采集系统得设计
高速数据采集系统得设计摘要：本文介绍了一种双路高速数据采集系统设计的方案，该系统通过FPGA实现了对高速A/D转换芯片的控制，并结合了应用非常广泛的单片机讨论了这一控制电路的设计思想，以及它们之间的数据处理方法。
关键词：高速A/D转换（TLC5510）；单片机；FIFO；FPGA ；MAX5190 引言该数据采集系统是通过采样电路将输入的模拟信号进行模/数转换，然后将转换的结果交由FPGA或者送到单片机进行处理，并显示。
传统的方法多数由CPU 或者单片机直接控制实现。
其编程简单、控制灵活，但缺点三控制周期太长、速度较慢，不适合高速的采集。
特别是对高速转换的A/D来说，由于其转换速度很快，而单片机的速度成了整个系统的瓶颈，它限制A/D的转换速度。
就拿本介绍的高速A/D器件TLC5510来说，由于其转换速度最高可达20M，即采样周期大0.05us，远小于一条单片机的指令周期。
因此单片机对此类高速A/D器件完全无从控制。
这样在一定程度上限制了单片机在高速数据传输领域内的应用。
但是我们提出了FPGA+单片机的控制方案很好地解决了这一问题。
该系统发挥了两者的长处，单片机提供了友好的人机界面，而FPGA实现了对高速的控制，两者通过并行总线的方式连接。
整个系统模块化程度高，接口明确，易于扩展，可靠性高。
一、系统设计与方案论证该系统要求对模拟输入信号进行采集存储并且还要用示波器观察，同时还要对信号进行处理（求基波频率、有效值、二次谐波和三次谐波值），并且在发挥部分还要用LCD显示输入信号波形。
由于输入的是模拟信号，而存储的是数字信息，所以要对模拟输入进行调理、量化并将其数字信号存入数据存储器（RAM）；而后在显示时再从存储器中读出数据并恢复为模拟信号，作为示波器的模拟输入，所以在该系统应具有AD、DA、RAM、等主要器件，以便对输入信号进行量化、存储和恢复。
在该系统中，控制器一方面控制AD进行数据采样同时还要将采集的数据存入RAM中；另一方面将RAM中的数据读出送给DA 并控制DA进行转换以便示波器显示；再一方面就是对采得的数据进行数字处理并控制LCD显示输入信号的信息特征。
《2024年高速无线数据采集终端的设计与优化》范文
《高速无线数据采集终端的设计与优化》篇一一、引言随着科技的快速发展，高速无线数据采集终端在众多领域的应用日益广泛，如物联网、智能制造、智慧城市等。
因此，设计并优化高速无线数据采集终端的方案，对提升数据处理效率、加强信息交互、优化系统性能具有重要意义。
本文将围绕高速无线数据采集终端的设计与优化进行深入探讨。
二、系统需求分析在设计高速无线数据采集终端时，首先要进行需求分析。
主要考虑以下方面：1. 数据传输速率：需要满足高速、稳定的数据传输需求。
2. 终端功能：应具备实时数据采集、处理、存储及传输等功能。
3. 无线通信技术：需选择适合的无线通信技术，如Wi-Fi、5G等。
4. 终端性能：要满足高可靠性、低功耗、小型化等要求。
三、硬件设计在硬件设计方面，主要涉及以下几个方面：1. 处理器选择：选择高性能的处理器，如FPGA或DSP，以满足数据处理需求。
2. 无线通信模块：选择适合的无线通信模块，如Wi-Fi芯片或5G模块，实现无线通信功能。
3. 数据存储与接口：设计适当的存储模块和接口，以满足数据的存储和传输需求。
4. 电源管理：设计合理的电源管理模块，实现低功耗、长续航的目标。
四、软件设计在软件设计方面，需要完成以下几个方面的工作：1. 操作系统：选择合适的操作系统，如嵌入式Linux或Android等。
2. 数据处理算法：设计高效的数据处理算法，实现实时数据处理与传输。
3. 数据加密与安全：实现数据加密与安全保护功能，保障数据传输的安全性。
4. 用户界面与交互：设计友好的用户界面和交互方式，提高用户体验。
五、系统优化在系统优化方面，主要从以下几个方面进行：1. 硬件优化：通过优化硬件配置和布局，提高系统的稳定性和可靠性。
2. 软件优化：通过优化数据处理算法和软件代码，提高系统的运行效率。
3. 通信协议优化：根据实际需求，优化无线通信协议和参数设置，提高数据传输速率和稳定性。
4. 功耗管理：通过优化电源管理策略和降低系统功耗，延长终端的续航时间。
《2024年高速无线数据采集终端的设计与优化》范文
《高速无线数据采集终端的设计与优化》篇一一、引言随着信息化社会的快速发展，数据的获取与传输成为关键环节。
特别是在一些需要实时监测、远程控制和大量数据处理的场景中，高速无线数据采集终端显得尤为重要。
本文将详细介绍高速无线数据采集终端的设计与优化过程，旨在为相关领域的研究与应用提供参考。
二、设计需求分析首先，我们需要明确高速无线数据采集终端的设计需求。
这些需求包括但不限于：高速数据传输、稳定的信号接收、灵活的配置、低功耗以及易于维护等。
这些需求是确保终端在实际应用中能够满足各种复杂环境下的需求。
三、硬件设计1. 处理器选择：选择高性能的处理器是确保终端运行速度的关键。
应选择具有高计算能力、低功耗和良好兼容性的处理器。
2. 无线通信模块：采用先进的无线通信技术，如5G、Wi-Fi 等，以确保高速、稳定的信号传输。
3. 数据采集模块：根据实际需求，设计合适的数据采集模块，如传感器接口、信号调理电路等。
4. 电源管理模块：设计合理的电源管理方案，包括电池管理和电源转换等，以降低功耗并延长终端使用寿命。
5. 外部接口：设计USB、HDMI等外部接口，方便数据的输入输出和终端的维护。
四、软件设计与优化1. 操作系统选择：选择适合硬件配置的操作系统，如Android或Linux等，以提供良好的用户体验和高效的资源利用。
2. 数据处理算法：针对不同的数据类型和传输需求，设计合适的数据处理算法，如滤波、压缩等，以提高数据传输效率和准确性。
3. 节能优化：通过优化软件算法和系统配置，降低终端的功耗，延长使用寿命。
4. 用户界面设计：设计简洁、直观的用户界面，方便用户操作和查看数据。
五、测试与验证在完成设计与优化后，需要对终端进行严格的测试与验证。
这包括但不限于：1. 性能测试：测试终端在各种环境下的性能表现，如传输速度、信号稳定性等。
2. 兼容性测试：测试终端与其他设备或系统的兼容性，以确保其在实际应用中的可靠性。
3. 功耗测试：测试终端在不同工作模式下的功耗情况，以验证节能优化效果。
基于带通采样定理的高速数据采集系统的硬件电路设计
Ａｂ ｓ ｔ ｒ ａ ｃ ｔ ： Ｔ ｈ ｉ ｓ ｐ ａ ｐ ｅ ｒ ｉ ｎ ｔ ｒ ｏ ｄ ｕ ｃ ｅ ｄ ｔ ｈ ｅ ｂ ａ ｎ ｄ — ｐ ａ ｓ ｓ ｓ ａ ｍｐ ｌ ｉ ｎ ｇ ｔ ｈ ｅ ｏ ｒ ｅ ｍ． Ｔ ｈ ｅ ｓ ａ ｍｐ ｌ ｉ ｎ ｇ ｒ ａ ｔ ｅ ｉ ｎ ｄ ａ ｔ ａ ｃ ｏ ｌ ｌ ｅ ｃ ｔ ｉ ｏ ｎ ｃ ａ ｎ ｂ ｅ ｇ ｒ ｅ ａ ｔ ｌ ｙ ｒ ｅ ｄ ｕ ｃ ｅ ｄ ｂ ｙ ｔ ｈ ｉ ｓ ｔ ｈ ｅ ｏ ｒ ｅ ｍ． Ｈｏ ｗｅ ｖ ｅ ｒ ， ｐ ｒ ｏ ｂ ｌ ｅ ｍｓ ｏ ｆ ｓ ｉ ｇ ｎ ａ ｌ ｓ ａ ｌ ｉ ａ ｓ ｉ ｎ ｇ， ｓ ａ ｍｐ ｌ ｉ ｎ ｇ ｂ ｌ ｉ ｎ ｄ ａ ｒ ｅ ａ ａ ｎ ｄ ｓ ｐ ｅ ｃ ｔ ｒ ｕ ｍ ｒ ｅ ｖ ｅ ｒ ｓ ａ ｌ ｗｅ ｒ ｅ ａ ｐ ｐ ｅ ａ ｒ ｅ ｄ ｉ ｎ ａ ｃ ｔ ｕ ａ ｌ ｄ ａ ｔ ａ ｃ ｏ ｌ — ｌ ｅ ｃ ｔ ｉ ｏ ｎ ． Ｔ ｈ ｅ ｐ ａ ｐ ｅ ｒ ｐ ｒ ｏ ｐ ｏ ｓ ｅ ｄ ｔ ｈ ｅ ｓ ｏ ｌ ｕ ｔ ｉ ｏ ｎ ｍｅ ｔ ｈ ｏ ｄ ｓ ｏ ｆ ｔ ｈ ｅ ｓ ｅ ｐ ｒ ｏ ｂ ｌ ｅ ｍｓ ． Ｔ ｈ ｅ ｎ ｔ ｈ ｅ ｈ ａ ｒ ｄ ｗ ａ ｒ ｅ ｃ ｉ ｒ ｃ ｕ ｉ ｔ ｏ ｆ ｔ ｈ ｅ ｈ ｉ ｇ ｈ — ｓ ｐ ｅ ｅ ｄ ｄ ａ ｔ ａ ａ ｃ ｑ ｕ ｉ ｓ ｉ ｔ ｉ ｏ ｎ ｓ ｙ ｓ ｔ ｅ ｍ ｗ ａ ｓ ｄ ｅ ｓ ｉ ｇ ｎ ｅ ｄ ｂ ａ ｓ ｅ ｄ ｏ ｎ ｔ ｈ ｅ ｔ ｈ ｅ ｏ ｒ ｅ ｔ ｉ ｃ ａ ｌ ｂ ａ ｓ ｉ ｓ ． Ｔ ｈ ｅ ｄ ａ ｔ ａ ａ ｃ ｑ ｕ ｉ ｓ ｉ ｔ ｉ ｏ ｎ ＡＤ Ｃ ｃ ｈ ｉ ｐ ＡＤ ０ ８ Ｄ１ ０ ０ ０， ｔ ｈ ｅ ｐ ｅ ｒ ｉ ｐ ｈ ｅ ｒ ｌ ａ ｄ ｉ ｆ ｆ ｅ ｒ ｅ ｎ ｃ ｅ ｓ ｉ ｇ ｎ ｌ ａ ｃ ｉ ｒ ｃ ｕ ｉ ｔ ｏ ｆ ｔ ｈ ｅ ｃ ｈ ｉ ｐ ａ ｎ ｄ ｔ ｈ ｅ ｃ ｌ ｏ ｃ ｋ ｓ ｉ ｇ ｎ ａ ｌ ｃ ｉ ｒ ｃ ｕ ｉ ｔ ｗｅ ｒ ｅ ｉ ｎ ｔ ｒ ｏ ｄ ｕ ｃ ｅ ｄ ． Ｂｅ ｓ ｉ ｄ ｅ ｓ ， ｔ ｈ ｅ ｐ ｏ ｗ ｅ ｒ ｍｏ ｄ ｕ ｌ ｅ ｃ ｉ ｒ ｃ ｕ ｉ ｔ ａ ｎ ｄ ｔ ｈ ｅ Ｕ Ｓ Ｂ ｍｏ ｄ ｕ ｌ ｅ ｃ ｉ ｒ ｃ ｕ ｉ ｔ ｕ ｓ ｅ ｄ
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技术创新电子设计您的论文得到两院院士关注两千兆高速数据采集电路设计The Design of an 2GSPS High Speed Data Acquizition System(中国石油大学北京)桑泉柯式镇钱步仁SANG Quan KE Shi-zhen QIAN Bu-ren摘要:本文采用美国国家半导体公司的高速双通道模数转换器(ADC08D1000),以及Altera 公司CycloneII 系列的FPGA (EP2C70F896C8)实现对双路信号的高速采样,每片ADC 通过交叉采样对每路信号的采样率达到2GSPS 。
本文着重介绍电路的设计,以及PCB 制版过程当中的技巧问题。
关键词:高速采集;LVDS;阻抗匹配;电源分割中图分类号:TP274+.2文献标识码:BAbstract:In this paper,a high speed dual ADC(ADC08D1000)produced by National Semiconductor and an FPGA (EP2C70F896C8)in CycloneII series of Altera are used to sampling two signals in the same time ,and each converter is interleaved to increased the sample rate up to 2GSPS.Here our emphases are on some tips on design of the cirsuit and PCB board.Key words:High speed acuizition;LVDS;Impedance matching;Spliting on power board文章编号:1008-0570(2010)04-2-0191-021高速ADC 芯片ADC08D1000ADC08D1000是美国国家半导体公司(National Semiconduc －tor)于近年推出的双通道、低功耗高速采样芯片,具有8位分辨率,单通道最高采样率达到1.3GHz 。
双通道可以同时对两路信号同时采样,也可以同一信号进行交叉采样,这时采样率可以高达2GHz 。
器件使用单一的1.9V 电压供电,整个器件的典型功率消耗仅1.6W 。
当输入信号为500MHz,采样率为1GHz 的时,其独特的设计结构可以保证获得7.4位的有效采样位数,而位出错率仅只10-18。
ADC08D1000的输出数据采用了低电压差分传输信号(Low-Voltage Differential Signaling)。
LVDS 的摆幅很小,典型值仅为350mA,这样一方面降低了系统的功率消耗,另外也使得高速的信号传输成为可能,并且由于高速差分先的成对出现,使得信号的完整性更好,当然,这个也需要适当的布线才能完成。
在芯片当中每个通道有两路8位信号输出总线,这样,当每片ADC 对一路信号进行交叉采样后,共有4条信号输出总线将数据输出,即此时的数据输出速率为500MHz,通过这样的降速,使得接收器件的选择范围更大,也使避免使用专门的LVDS 接收器成为可能。
在本系统当中使用Altera 公司的CycloneII 系列的FPGA 接收采样数据,这是处于对产品成本和性能的综合考虑而来的。
CycloneII 系列的FPGA 的LVDS 信号的接收速率达到805Mbps,发送可以达到640Mbps,完全可以满足接收ADC 的信号要求。
另外在本设计当中,使用了两片ADC,要求对两路ADC 进行同时操作,即对ADC 采样开始时间、采样数据多少要保持一致,所以尽量使用一片控制芯片,能同时接收两片ADC 信号的输出采样数据,并且可以对两路ADC 进行控制。
由于ADC 芯片输出为4条8位总线输出数据,这样每片ADC 的输出数据共有32对LVDS 线,同时ADC 芯片的输出数据的随路时钟信号(DCLK)以及数据溢出标志位(OVR)同样是采用LVDS 信号,那么每片上面共有34对LVDS 线,所以要求FPGA 有接收68对LVDS 数据的能力,同时考虑到FPGA 的引脚的分配和全局时钟的位置安排,本系统选取了EP2C70F896C8作为数据接收及其他芯片的控制芯片。
2硬件电路设计2.1ADC 外围电路设计ADC 芯片的外围电路如下图所示:对于输入被采样信号来说,使用差分信号要比单端信号更加可靠,如果经过前端放大电路后仍是单端信号,那么可以使用平衡-不平衡变压器(例如ADTL2-18)。
ADC 的控制方式有两种,一种是将控制一脚的电平直接处于高电位或者低电位,这种方式可以使用ADC 的大部分功能,但是不可更改;另外一种方式是基于SPI 口的扩展模式,在这种模式下可以使用ADC 的全部功能,本设计就使用了这种方式,在这种方式下,需要对控制信号的电平进行适当的分压,如图所示上图所示。
Rext 引脚必须外接一个高精度的3.3K 的电阻,可以降低偏桑泉:硕士研究生技术创新移误差和线性误差,能够给内部参考电压提供标准值。
另外ADC的Vcmo引脚需要特别注意,当被采样信号为交流信号时,可以直接接地,但是当输入为直流信号的时候,就要将其与时钟调理电路相连接,这个对输入信号的质量关系很大。
本系统中输入信号是交流信号,所以可以直接接地,当然如果不是很确定的情况下,可以安排跳线。
2.2LVDS数据设计ADC的信号输出都是采用LVDS方式,LVDS是美国国家半导体公司于1994年推出的一种信号传输模式,它是一种标准,在降低功耗的同时提高了信号的传输速率,传输的数据可以从几百Mbps到2Gbps。
对于LVDS的布线来说,最重要的就是布线的长度控制问题,在同一对LVDS信号线中,两条信号线的长度最好一致,而不同的线对之间,其长度也尽量保持一致,在本系统中LVDS上面的速率为500MHz,线对的长度差异最好控制在100mils以内。
LVDS的这个要求表明,在实际的布线当中,必定会出现蛇形线,通过简单的数学计算,控制蛇形线弯度的大小和间距,完全可以实现LVDS线对的长度一致关系。
在本系统当中,128根LVDS线的长度均控制在5999mils到6001mils之间。
具体可见下图:在图中仅是其中的一路ADC信号数据,另外一路与此大致相同,只是布局方形不一样。
LVDS线可以采用微带线和带状线两种情况,区别就是在表层的时候速度会更快,大约是在内层的1.5倍,不过由于是500MHz情况下,速度不是特别高,内外都影响不是很大,本系统中是在板子的顶层布线。
在同一对LVDS线当中,对于不同的绕向来说,外沿线总是要长于内沿的,所以必然会产生差别,在下图中显示了怎样进行同一对LVDS线的微调,如图:在图中,W为线宽,S为线间距,上图所示,如果要进行微调,那么蛇形线的最高幅度不能超过线宽的两倍,而间隔必须大禹三倍的线宽,在应用了这样的调节以后,线的长度完全可以控制的很小。
LVDS的另外一个重要问题就是阻抗匹配,由于LVDS信号在终端本设计中线宽和线间距都是4mils,线的厚度为1Oz(即35μm),当板材的电介质系数可以稳定在4.5-4.55的情况下,要想匹配100欧姆的差分阻抗,通过使用Si9000计算可以得出板层的厚度也应该控制在4mils。
由于在本设计的FPGA内部没有匹配电阻,所以在接近FPGA的引脚处增加了100欧姆的电阻,因为FPGA采用的是BGA封装,引脚间距1mm。
建议采用较小封装的贴片电阻,如0201封装。
2.3电源设计在本设计当中,用到了多种电源,其中有给ADC供电的1.9V电源(为保证ADC工作效果,必须用给每片ADC单独供电)、2.5V电压(LVDS线)、1.2V电压(FPGA核电压)、3.3V(FPGA配置、JTAG及其他CMOS信号)、1.8V电压(ADC控制信号)、3V电压(时钟产生芯片供电),这样在BGA封装的FPGA下面将产生多种电压,仅靠一个电源层难以实现,有条件的可以采用两层电源层来实现,当然这样成本会提高,本设计当中用的6层板,所以仅有一个电源层,另外对于个别信号,可以在信号层铺铜的办法来解决。
另外,如果将电源层设计成为内电层的话,那么必须对电源层进行区域分割,此时必须注意到,再分割的时候各种过孔,不能跨越分割线,也就是说分割线必须绕过过孔而不能与之相交,这样的方法在FPGA这样多种电源同时存在的情况下比较难于实现,或者说比较复杂。
在本设计当中,采用的是将电源层设计成为信号层,再在该信号层中铺铜的办法来实现的,在铺铜的同时指定与之相连接的网络名称,这样与铜层具有相同网络名称的网络都相互连接起来,而不相同的网络名称则自动的与之分开。
并且如果有所更改,可以让该区域的铜层重新铺铜,就可以完成相应的修改,而不用再重新进行电源层分割。
本设计FPGA下面的分层如下所示:3总结本文主要介绍了高速ADC芯片ADC08D1000在数据采集系统当中的应用,着重讨论了在线路设计过程当中遇到的问题和难点,并给予相应的解决办法。
在本设计当中,使用了双路ADC对信号的同步采样,并且在器件选型和经济成本方面进行了综合考虑。
在高速线路的设计当中还有很多值得注意的地方需要设计者给予充分的重视,只有综合考虑成本和功效才能设计出符合项目需求的,具有实际应用价值的产品。
(下转第126页)技术创新0.2~20kHz的信号。
与其它采用方法相比,由于采用了FPGA作为控制单元,使得电路的设计复杂度降低。
采用模拟开关元件实现的程控放大器和滤波器精度高,而且实现的电路噪声小,具有良好的稳定性。
满足了设计的基本要求,并且具有电路简单、控制方便、成本低廉等优点。
从测量结果来看,截止频率步进在5kHz~20kHz时,系统的指标精度较高,具有一定的实用价值。
本文作者创新点:设计了基于FPGA实现滤波器控制,并实现对控制参数参数的设置和显示功能,并进行了性能测试,成本较低、实用性较强。
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作者简介:潘秀琴,(1971-),女,汉族,中央民族大学信息工程学院副教授,主要从事数字系统设计、模式识别与信号处理等方面研究。