高速数据采集系统

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多模式高速数据采集系统设计与实现

６１１７３１）（电子科技大学电子工程学院，四川成都
摘要：为满足科研和实验中高速宽带信号采集的需求，设计并实现了一种的多模式高速数据采集系统。该系统以
ＦＰＧＡ为核心，以大容量ＤＤＲ２为数据缓存，利用高采样率ＡＤ实现高速采集。系统采用ＥＺ—ＵＳＢＦＸ２ＬＰ系列ＵＳＢ芯片
Ａｂｓｔｒａｃｔ：Ｔｈｉｓｐａｐｅｒｄｅｓｉｇｎｅｄａｍｕｌｔｉ－－ｓｍｏｄｅｌｈｉｓｈ－・ｓｐｅｅｄｄａｔａａｃｑｕｉｓｉｔｉｏｎｓｙｓｔｅｍａｎｄｒｅａｌｉｚｅｄｉｔｔｏｍｅｅｔｒｅｑｕｉｒｅｍｅｎｔｓｉｎｉ传感器
ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒ
２０１３Ｎｏ．３
第３期
多模式高速数据采集系统设计与实现
吴越，严济鸿，何子述
ａｃｑｕｉｓｉｔｉｏｎａｔｓａｍｐｌｅｒａｔｅｏｆ２５０ＭＳＰＳ．ｈｅＴｓｍｐａｌｅｒａｔｅｃａｎｂｅｉｎｃｒｅａｓｅｔ０ｔｈｅｈｉｇｈｅｓｔｒａｔｅａ５００ＭＳＰＳｉｎｐｒａｃｔｉｃａｌａｐｐｌｉｃａｔｉｏｎｉｆｎｅｅｄｅｄ．Ｋｅｙｗｏｒｄｓ：ＦＰＧＡ；ＵＳＢ；ＤＤＲ２；ｄａａｔａｃｑｕｉｓｉｔｉｏｎ；ｈｉｇｈ — ｓｐｅｅｄ

基于DSP技术的高速数据采集系统

参数漂移和扰动有抑制作用，对作为反馈环节的数据采集器所出现的任何偏差是无能为力的。而
Ｊ．数字信号数据采集的准确性和实时性是关系到整个系统精度的关键问题。受运算速度及算ｌ，ｔ
章启成
（南京工程学院，江苏南京２】０）１１０
【摘要】传输带宽和抗干扰能力是评价数据采集系统性能的重要指标。本文采用高速数字信号处
理（ｉｔｉａＰ￣＇ｓｇ简称ＤＰ心片ＴＳ２Ｃ０构成嵌入式数据采集系统，ＤｇａＳｇｌｌｅｉ，ｉｌｎｓｎＳ）４４－Ｍ３０５实现数据的高速采集、佶输和存储，块化设计思想及大规模可编程器件的采用，系统具备较强的可扩展性。模使
【关键词】数据采集
ＤＰ存储器Ｓ
数据的正确实时采集是系统数据分析和实施监测、制的前提，控因而数据采集系统往往是系统
设计和歼发人员所非常关心的问题。对于数据采集系统的性能，从以下几个方面进行评估：应
友好等特点。
系统应在一定范围内随指标要求变化可扩展；
（）机交互能力工作于现场的采集器还应具备便携性、于操作、定参数方便，机界面４人易设人小文没计‘ 数据采集系统是 “ 字式闭环控制系统 ” 子系统，于大型高速旋转机械的多参的数的用数实时控制与监测。虽然大系统采用双闭环反馈控制方式，负反馈本身只能对前项通道上出现但

基于AD6655的多通道高速数据采集系统设计

Ｖｌｇｉｅｎｉｉａ）ｄｔｔｎｆ．ｈａｎｐｒｒａｃｓｏｔｃｕｓｉｎｓｓｍｈｓｂｅｎｌｅ，ｓｌｅｎｅｔｄｏａｅＤｆｒｔｌｇ１ａａｒｓｒＴｅｍｉｅｏｎｅｆｈａｑｉｔｙｔａｅｎａａｚｄｉａｄａｄｔｅ．ｔｆｅａＳｎａｅｆｍｅｉｏｅｙｍｕｔｓ
Ｋｙｗｏｒｓ：ＡＤ６５ｍａｃｉｇｎｔｒＬｅｄ６５；ｔｈｎｅｗｏｋ；ＶＤＳ；ｌ－ｃａｎｌｈｇｐｅａａａｑｉｉｏｍｕｔｈｎｅｉｈｓｅｄｄｔｃｕｓｔｎｉｉ
在无线通信系统中，早采用两级转换式超外接收最机架构 …，采用两次模拟下变频转换电路，将信号即先
中图分类号：Ｔ９９５Ｎ１．文献标识码：Ａ文章编号：０５ — ９８２１）００４ — ３２８７９（００１ — ０４０
Ｄｅｉｎｏｕｔ－ｃｎｎｅｇｐｅｄｓｇｆｍｌｉｈａｌｈｉｈｓｅ
变频转换到数十兆赫兹的第二中频，然后模拟正交解调，后才进行Ａ／最Ｄ采样。双级转换接收机在Ａ采样Ｄ之前经两次下变频和模拟正交解调，不仅系统复杂，还需要许多零件，本高。另外模拟解调存在零漂和正交成
ＡｐｌａｉｎｏｆＩｔｇｒｅｒｕｔｐｉｔｎｅａｔｄＣｉｉｃｏｃｓ

基于VISA技术的高速USB数据采集系统

基于V I SA 技术的高速USB 数据采集系统苏兰兰,　施伟峰(上海海事大学,上海　200135) 摘　要:高速US B 数据采集系统的设计严格遵循US B2.0协议,实现了主机和测试设备之间简单、快速、可靠的连接和通信。

该文介绍了这种数据采集系统的硬件组成、驱动程序和固件程序的设计以及采用虚拟仪器软件Lab W indows/CV I 在V I S A 技术上开发应用程序的设计方法。

关键词:V I S A;Lab W indo ws/CV I ;US B;高速数据采集中图分类号:TP274 文献标识码:A 文章编号:100528354(2007)0420036204VI SA 2based hi gh speed USB DAQ syste mS U Lan 2lan,SH IW ei 2feng(ShangHaiMariti m e University,Shanghai 200135,China )Abstract :The design of this high 2speed USB DAQ syste m abides by protocol USB 2.0so strictly that it can a 2chieve a si m ple,fast and reliable connection co mm unication bet w een the host and USB devices .This paper in 2troduces the co m position of hardw ares of this syste m ,the design of its driver and fir mw are program s and the m ethod by w hich the virtual instrum ents soft ware Lab w indo w s /CV I is adopted to develop V ISA 2based application program s .Key words :V irtual Instrum ent Soft w are A rchitecture (V ISA );L ab W indo w s /CV I ;Universal Serial B us(USB );High Speed DAQ收稿日期:2006210208作者简介:苏兰兰(19762),女,硕士,研究方向为:控制理论与控制工程,容错控制,神经网络控制等。

高速数据采集系统设计基于JESD204B说明书

2nd International Conference on Computer Engineering, Information Science & Application Technology (ICCIA 2017)The Design of High Speed Data Acquisition System Based on JESD204BYu Wang a, Qingzhan Shi b and Qi FengCollege of Electronic Science and Engineering, National University of Defense Technology,Changsha 410073, Chinaa******************,b********************Keywords: Data acquisition system, JESD204B interface, High-speed ADC.Abstract. Recently, various acquisition systems require data converters to provide higher resolution and sampling rates. The physical layout of parallel interfaces and the bit rate limitations of serial LVDS methods pose technical hurdles for designers. The design is based on the classical architecture of FPGA+DSP+ADC of data acquisition system. The High speed ADC is based on JESD204B interface with four slices and two channels, it can meet the requirements of high-speed acquisition, and high-speed sampling of eight channels. It provides a good method for the design and application of various high-speed acquisition systems, and it effectively solves all kinds of problems in parallel transmission of traditional data acquisition, and brings great engineering application value.1.IntroductionIn our era, the increasing of demand for high data rate application is never stop. This trend leads to the development of high resolution and high sample rate ADC devices. As early as 1991, the United States Navy studied and designed a high-performance programmable signal processor, the architecture of FPGA+DSP had been widely used. Many universities and institutes in China have also developed their own signal processing systems under the FPGA+DSP architecture [1]. Combined with ADC chip, the high-speed acquisition system has also been implemented, but it is difficult for the data transmission to meet the needs of multi-channel, high bandwidth and small size when the traditional data acquisition system adopts parallel transmission mode of multiplex data wires. As a result, the JEDEC international organization has launched a new AD/DA sampling data transmission standard JESD204. So that, the development of the high-speed acquisition system can develop continuously [2].2.The overall hardware designThe design is based on JESD204B interface, designed to achieve high-speed data acquisition system. The design is based on the classical FPGA+DSP+ADC data acquisition system architecture. The FPGA chip uses the XC7VX485T from the Xilinx Virtex-7 series. GTX, its maximum serial speed transceiver, supports the maximum line speed of 12.5Gbps. The DSP chip uses the TMS320C6678 from TI, it integrates 8 arithmetic cores, and the highest processing speed of single core can reach 1.25Gbps. The ADC chip uses the ADC32RF45 from TI, its data is output based on JESD204B interface. As shown in Fig 1, the eight channels sampling signal enters the ADC chip firstly, and then the serial high-speed transceiver GTX is transmitted to the FPGA by the JESD204B interface, then the data is sent to the DSP through SRIO for signal processing operations.FPGA DSPADC x4SRIO PCIEGPIOJESD204B 8Channel FLASH DDR3x4GbpsEthernet FLASH DDR3x2HDMIFig.1 System overall structure diagramIn the design of the data acquisition system, the FPGA’s external interface HDMI, a 19 pin high-speed data interface, is used for data’s communication with external memory. On the board, we connect the four differential signal line of the FPGA’s high speed serial transceiver (GTX) to the HDMI interface. The external high-speed interface of DSP adopts Gigabit Ethernet to realize high-speed data transmission. Both the FPGA and the DSP have an external 256MB Flash memory, In addition, the FPGA has two DDR3 external memory to form the storage space of the 1GB, DSP has four DDR3 memory external to form the storage space of 2GB.3. JESD204B InterfaceIn the field of PC and embedded systems, it has been an empty talk that the method for improving bus bandwidth by raising bus operating frequency under the condition of a parallel bus data width. It cannot be realized at all because of the influence of technology and environment in the actual implementation. Therefore, the communication structure of the serial bus is changed from parallel bus communication. Typically, the ADC is 12~16 bit data lines, and strictly required to be aligned on one edge of the clock. The higher frequency the ADC operating, the greater data offset between the data lines, and then synchronization between data is becoming more difficult. The JEDEC international organizations have fully learned the advantages of PCIE/SRIO and other serial bus communication protocols based on data packet (frame format). The JESD204 protocol was introduced in 2006, it is the a differential pair adopted the CML level, instead of the 12~16 bit parallel data line, realizing serial communication interface and supporting the highest 3.125Gbps data transmission rate of ADC device. In January 2012, the JESD204 bus protocol has been upgraded to the JESD204 B.01 version, the maximum transmission rate of each pair of differential lines is supported by 12.5Gbps [3,4]. Table 1 Comparison of JESD204 with other interfacesNumber of Channels Resolution CMOS Pin Count LVDS Pins Count (DDR) CML Pin Count (JESD204B)1 14 13 14 42 14 26 28 44 14 52 56 68 14 104 112 6Fig.2 CMOS, LVDS, and CML Driver Power ComparisonIn summary, the advantages of JESD204B include the following three points:(1) Decreased in pin number, simplified system design, greatly simplified the wiring between ADC and FPGA(2) Because wiring is simpler and pin number is less, using JESD204B will make the package smaller and simpler.(3) High speed ADC devices consume less power per unit after adopting CML level.At present, the TI, the ADI and other companies have their latest high-speed ADC chip based on the JESD204B interface. ADC32RF45 released by TI, AD9625 released by ADI, and the latest AD9208 released by ADI Company in April 2017, these all belong to the new ADC series adopted with JESD204B interface. In respect of Field Programmable logic device (FPGA), the company, such as Xilinx and Altera, also supports the JESD204B interface. In addition there are JESD204B dedicated clock chip, such as LMK042828, HMC7044 and so on.4.The Key of ADC design interfaceWe can implement the JESD204B protocol by FPGA's GTX interface, to parse the data emitted by ADC correctly. The hardware uses the FPGA’s GTX interface directly, and the GTX is connected with the data-in pin of the ADC. ADC data-out pin as the sending end, FPGA GTX port as the receiving end, to achieve data transmission on the line [5]. The software uses the 8B/10B codec module and the control character detection module which are embedded in the GTX interface.low two bit make up a frame with 16bit data. After framing, the data is encoded by 8B/10B, then it becomes 20 bit. Sending to Serial high-speed transceiver GTX of FPGA, FPGA complete the operation of the 8B/10B decoding and the analysis of JESD204B protocol. Setting the ADC32RF45 sample clock to 2.5GHz, the rate corresponding to the encoding at all levels is shown below.Table 2 Comparison of JESD204BClock/GH z Data-width/bit Rate/Gbp sRemark Original data 2.5 14 8.4 ADC Sampled DataFraming 2.5 16 10 Zero-paddingCoding 2.5 20 12.5 8B/10BThe ADC is dual channel, each channels has 4 lanes, that is, 4 pairs of CML data lines. As can be seen from the chart above, ADC eventually sends the sampled data at a rate of 12.5Gbps, GTX, the receiving rate of the FPGA side should also be set to 12.5Gbps.5. Clock designJESD204B begins with the edge of the clock signal to identify synchronization. And through a certain handshake signal, the sender and receiver can correctly recognize the frame length and boundaries. Therefore, the clock signal and its timing relation are extremely important to JESD204B. The following is a multi-device synchronization solution for the JESD204B system, the Device Clock is the main clock for the device operation. A clock that is usually sampled in a digital to analog converter or a clock with integer multiples. The frame and multi frame clock of the protocol itself are also based on Device Clock. SYSREF is the edge of the Device Clock used to indicate different converters or logic, or the reference delay between different devices.In the JESD204B system, the synchronization of data converters can be broken down into four basic requirements. These requirements are vividly depicted in Fig.4.(1) The phase alignment of the device clock is implemented on each data converter;(2) The setting and holding time of the SYSREF (relative to the device clock) are met on each data converter and logic element;(3) An appropriate resilient buffer release point is selected in the JESD204B receiver to ensure deterministic delay; (4) Need to meet the SYNC signal timing requirements when necessary. A D CA D CA D CA D C Data SYNC DataSYNC Data SYNCDevice Clock SYSREF Device ClockSYSREF Device Clock SYSREFDevice ClockSYSREFLogic DeviceClock Distirbution DataSYNCFig.4 Multi device synchronization solution for JESD204B systemADI and TI have high performance clock jitter attenuator with JESD204B, such as HMC7044, LMK04828 and so on. Their Device Clock, and SYSREF are paired output, its output timing meets its timing requirements, and its application is relatively simple.6.ConclusionThis paper utilizes the advanced high-speed ADC with JESD204B interface, combine the latest ADC chip and Xilinx 7 Series resources, and proposes the design of high-speed data acquisition system based on JESD204B. This paper first describes the overall design of the system, and then we detailed for each module design. We first solve the core processing module of FPGA+DSP. Both of FPGA and DSP communicate with each other through SRIO, FPGA pretreatment data is sent to the DSP for signal processing. Utilizing existing technology and hardware, a high-speed data acquisition system is designed with the JESD204B interface ADC which has higher resolution and higher sampling rate (3Gbps or so). It can be well suited to eight channel high-speed sampling, the design is miniaturized and the wiring is simpler. FPGA resource consumption is reduced by about half of resources compared to traditional parallel data lines, it has great prospect of engineering application. References[1] Ran Yan, XI Pengfei. High Speed Serial Data Acquisition System Based on JESD204 Protocol [J].Electronic Sci. & Tech. 2015, 28(5):17-19[2] Zhou Yuxuan, Clock Circuit Design of 2.5 GSPS High Resolution Data Acquisition System [D].UESTC, 2016[3] ADI. JESD204B Survival Guide [M]. [USA]: ADI, 2013[4] ADI. JESD204B serial interface clock requirements and their implementation [M]. [USA]: ADI,2013[5] Xilinx. 7 Series FPGAs GTX/GTH Transceivers [M]. USA: Xilinx, 2016.。

高速公路交通信息采集系统设计

高速公路交通信息采集系统设计随着社会经济的快速发展和人们生活水平的不断提高，交通问题逐渐成为制约国家发展的重要因素之一。

在现代城市中，交通拥堵已经成为了人们生活中的一大烦恼，而高速公路交通信息采集系统的设计，就是为了解决这个问题。

本文将从设计的背景、设计的目标和设计的方案等方面，对高速公路交通信息采集系统进行探讨。

一、设计的背景随着城市化进程的加速，人口的大规模流动和车辆的快速增加，交通拥堵的问题越来越严重。

高速公路作为重要的交通设施，承载着大量的车流和人流，但是由于车辆数量的增加，导致高速公路的交通流量越来越大，交通拥堵问题日益严重。

同时，传统的高速公路交通管理方法已经不能很好地处理复杂的交通环境，迫切需要一种新的高效交通信息处理系统来更好地管理高速公路交通。

二、设计的目标高速公路交通信息采集系统的设计的目标，是帮助交通管理部门更好地处理交通信息，实现道路交通的科学管理。

具体地说，它可以实现以下几个方面的目标：1. 实现高速公路实时监控。

利用高精度跟踪技术，通过自动化的摄像头系统，实现对道路上的行车情况进行实时监测，为交通管理者提供实时的路况数据。

2. 提高交通安全水平。

通过对道路上的交通信息进行采集和处理，及时发现各种交通违规行为，并及时进行处理，提高交通规范度和安全水平。

3. 降低耗时和物力成本。

通过智能化的高速公路交通信息采集系统，自动化的完成各种交通信息的收集和处理，降低人力资源和物资投入成本，提高道路交通的效率。

4. 实现路况预测功能。

通过对历史数据和实时采集的数据进行分析，对未来的交通情况进行预测。

为交通部门提供预测数据，帮助其更好地制定管理决策。

三、设计方案高速公路交通信息采集系统的设计中，需要解决以下几个重点问题：1. 数据采集和处理高速公路交通信息的采集和处理，是系统设计的核心和难点。

通过高精度的摄像头和相关传感器，对道路上的车辆行驶情况进行实时监测，并通过智能化算法对各种信息（如车辆数量、速度、车型、车牌等）进行采集和处理，通过智能分析技术和大数据处理技术，对采集的数据进行分析和处理，生成管理人员所需要的各类报表和图表，达到及时监管和迅速反应的目的。

高速数据采集系统设计说明书

基于FPGA和SoC单片机的高速数据采集系统设计一．选题背景及意义随着信息技术的飞速发展，各种数据的实时采集和处理在现代工业控制和科学研究中已成为必不可少的部分。

高速数据采集系统在自动测试、生产控制、通信、信号处理等领域占有极其重要的地位。

随着SoC单片机的快速发展，现在已经可以将采集多路模拟信号的A/D转换子系统和CPU核集成在一片芯片上，使整个数据采集系统几乎可以单芯片实现，从而使数据采集系统体积小，性价比高。

FPGA为实现高速数据采集提供了一种理想的实现途径。

利用FPGA高速性能和本身集成的几万个逻辑门和嵌入式存储器块，把数据采集系统中的数据缓存和控制电路全部集成在一片FPGA芯片中，大大减小了系统体积，提高了灵活性。

FPGA 还具有系统编程功能以及功能强大的EDA软件支持，使得系统具有升级容易、开发周期短等优点。

二．设计要求设计一高速数据采集系统，系统框图如图1-1所示。

输入模拟信号为频率200KHz、Vpp=0.5V的正弦信号。

采样频率设定为25MHz。

通过按键启动一次数据采集，每次连续采集128点数据，单片机读取128点数据后在LCD模块上回放显示信号波形。

图1-1 高速数据采集原理框图三．整体方案设计高速数据采集系统采用如图3-1的设计方案。

高速数据采集系统由单片机最小系统、FPGA最小系统和模拟量输入通道三部分组成。

输入正弦信号经过调理电路后送高速A/D转换器，高速A/D转换器以25MHz的频率采样模拟信号，输出的数字量依次存入FPGA内部的FIFO存储器中，并将128字节数据在LCD模块回放显示。

图3-1 高速数据采集系统设计方案四．硬件电路设计1.模拟量输入通道的设计模拟量输入通道由高速A/D转换器和信号调理电路组成。

信号调理电路将模拟信号放大、滤波、直流电平位移，以满足A/D转换器对模拟输入信号的要求。

2.高速A/D转换电路设计五．FPGA模块设计本设计的数据缓冲电路采用FIFO存储器。

基于DSP高速数据采集系统

１１Ａ数据采集．Ｄ
图１系统总体结构框图
标准ＤＰ８封装，Ｉ２即插即用；全满足ＵＢ．完Ｓ１１标准；８位数据总线接口，口操作方便，接无需任何外接元件；数据通信速率最高可达
位机软件是由Ｂｒｎｏｌｄ公司的可视化编程环境Ｄｅｐｉ设计ａｌｈ来完成人机交互界面，主要负责对采集系统的数据进行收集、显示、理和保存。处
１系统硬件设计
调理电路模拟输入信号需要调零，拟信号通过控制ＩＯ高模／低电平输入，当模拟信号输入为零时，过Ｄ输出对信号进行通Ａ
《业控制计算机｝０１年第２工２１４卷第１期
基于ＤＰ高速数据采集系统Ｓ
ＨｉｈｓｅｄＤａａＡｃｉｉｏｙｔｍｓｄｏＰｇ－ｐｅｔｑｕｓｔｎＳｓｅＢａｅｎＤＳｉ
刘士影吴学杰胡志群（西南交通大学牵引动力国家重点实验室，四川成都６０３）１０１
ｈ一＝二：一。］。
该高速数据采集处理系统主要包括高速ＡＣ、控制器、ＡＤ微Ｄ
转换器、调理电路、
—— 甲．ＬＩ～蹄｛一Ｄ＿— ）一ｒ — ｛关 ● Ｓ；
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Ｌｔｃａｔｅ公司生产的ｉｐＳ１３Ｅ可在系统可编程，为ＤＰｉｓＬｌ０２，做Ｓ

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目录1系统摘要 (2)2系统设计理论 (2)3系统设计方案 (4)3.1AD7891高速数据采集系统 (4)3.1.1 AD7891结构及功能 (4)3.1.2工作时序和极限参数 (5)3.1.3 AD7891的应用 (6)3.1.4 AD7891与微处理器的接口 (8)3.2PCI-1714高速数据采集系统……………………………….…,,,.93.2.1 PCI- 1714 功能结构和特点 (9)3.2.2 PCI- 1714的系统构成..............................,.. (10)3.3基于AT89C51的数据采集通信系统设计 (12)3.3.1系统硬件设计 (12)3.3.2系统软件设计 (14)4各种方案的比较 (16)5心得体会 (17)6参考文献 (18)1.系统简介随着数字技术的飞速发展，高速数据采集系统也迅速地得到了广泛的应用。

在生产过程中，应用这一系统可以对生产现场的工艺参数进行采集、监视和记录，为提高生产质量，降低成本提供了信息和手段。

在科学研究中，应用数据采集系统可以获取大量的动态数据，是研究瞬间物理过程的有力工具，为科学活动提供了重要的手段。

而当前我国对高速数据采集系统的研究开发都处于起步阶段，因此，开发出高速数据采集系统就显得尤为重要了。

所谓高速数据采集系统，是用计算机控制的多路数据自动检测或巡回检测（其对象包括数字和模拟信号），并且能够对数据实行某些处理（包括存储、处理、分析计算以及从检测的数据中提取可用的信息），以供显示、记录、打印或描绘的系统。

在数字技术日新月异的今天，数据采集技术的重要性是十分显著的。

它是数字世界和外部物理世界连接的桥梁。

而随着现代工业和科学技术的发展，对数据采集技术的要求日益提高，在雷达、声纳、图像处理、语音识别、通信、信号测试等科研实践领域中，都需要高精度，高数据率的数据采集系统。

它的关键技术为高速高精度的ADC 技术，高数据率的存储和缓存技术以及系统高可靠性保证等。

通过数据采集技术，科研人员在实验现场可以根据需要实时记录原始数据，用于实验室后期的分析和处理，对工程实践和理论分析探索具有重大意义。

2.系统设计理论整个高速数据系统主要分为四个部分：数据采集部分、数据控制部分、数据处理部分、数据传输部分。

在数据采集部分，主要应用的就是采样定理、模数转换器ADC 及A/D 转换技术。

采用定理说明采样频率与信号频谱之间的关系，是连续信号离散化的基本依据。

具体内容是，频带为F 的连续信号f(t)可用一系列离散的采样值)1(t f ,)1(t t f ∆±,)1(t t f ∆±,……来表示，只要这些采样点的时间间隔F t 21≤∆，便可根据各采样值完全恢复原来的信号)(t f 。

模数转换器ADC 用来把连续变化的模拟信号转换为一定格式的数字量。

ADC 转换器实际上就是一个编码器，输入的模拟量经过信号调理电路，抗混滤波电路进入A/D转换电路，A/D转换电路将模拟信号转为数字信号送入数据处理系统。

A/D转换部分通常包括采样和保持，量化和编码两部分组成。

在数据控制部分，则是利用单片机、CPLD/FPGA。

通常单片机以其控制性能好、数据处理能较好而受到广大电子设计者的青睐，但是其速度较慢，对于高速系统往往感到力不从心，所以单片机在低速要求不高的系统中应用较广。

但是可编程逻辑器件FPGA近几年来的发展速度是惊人的，尤其是在高端产品中，可它的速度很快但其它的控制性能差，软件设计性不强，因此对于要求高速而控制简单的系统其使用就较多，而对于控制复杂的系统其就难以胜任。

近年来，单片机和可编程逻辑器件经常一起出现在系统的控制器中，单片机充分发挥它的控制性能和数据处理能力，而CPLD/FPGA则充分发挥它的高速性，以弥补单片机的速度慢的缺点。

所以在大型系统设中单片机和CPLD/FPGA共同作为控制器是首选，这样可以充分发挥他们各自优点，并且可以弥补对方的不足。

在数据处理部分，常常利用DSP用于完成计算量巨大的实时处理算法，高速总线技术则完成处理结果或者采样数据的快速传输。

或者运用FPGA完成及其复杂的时序和组合逻辑电路功能，适用于高速，高密度的高端数字逻辑设计领域。

在数据传输部分，可以采用ISA、PCI、USB等总线技术。

目前，使用比较广泛的是PCI总线，虽然其有很多优点，但是存在如下严重缺陷：易受机箱内环境的影响，受计算机插槽数量的地址、中断资源的限制而不可能挂接很多设备等。

USB总线由于具有安装方便、传输速率高、易扩展等优点，其中USB2.0标准有着高达4800bps的传输速率，已经逐渐成为计算机接口的主流。

3.系统设计方案3.1 AD7891高速数据采集系统3.1.1 AD7891结构及功能AD7891的内部功能框图如图2.1所示图3.1 内部功能方框图线性和积分输入方面的原因使得其多用于非快速处理过程中也可能正是这种原因使在长时间内没有在继电保护领域中得到应用据分析如果考虑到低通滤波和采样保持时间与传统的响应时间相差无几因此笼统地说只适用于低速处理系统是不客观的当然随着采样频率的提高要求芯片有更高的输出频率这将抬高硬件造价因此从装置的抗干扰能力和软件合理安排等因素考虑系统的采样频率以中低档为宜采用本文所介绍的原理设计的继电保护系统可以在极为恶劣的环境下工作而不会影响其测量的准确度压频变换芯片与计数器以及构成的这套模数转换装置以低价位完成了高价多位普通才能完成的功能所以此装置具有较高的性价比。

AD7891的引脚排列如图2.2所示图3.2 AD7891的引脚排列3.1.2工作时序和极限参数在和各种微处理器接口时可采用串行和并行两种接口模式，其相应的并行和串行工作时序如图2.3图2.4所示,表1 所列为AD7891的极限参数。

图3.3 AD7891的并行工作时序图3.4 AD7891的串行工作时序表1 AD7891的极限参数3.1.3 AD7891的应用3.1.3.1 模拟信号输入AD7891每个模拟信号通道均有两个可供选择的输入信号范围。

AD7891-1的输入信号范围为+-5v正负和正负10v，当输入端Vinxa和Vinxb 相连时，输入模拟信号的范围为正负5v ，当Vinxb 和模拟地相连时,输入模拟信号范围为正负10v,对于正负5v输入信号范围AD7891的输入阻抗为20 千欧，而对于正负10 v 输入信号范围其输入阻抗为34.3千欧。

AD7891-2的输入信号范围为正5v，正2.5v，正负2.5v。

当Vinxb 和模拟地相连时输入信号为5v，当Vinxa 和Vinxb 相连时，输入信号范围为正2.5v 。

当Vinxb 和2.5v 基准电压相连时输入信号为正负2.5v，2.5v 基准电压应是低阻抗输出的基准源。

当使用芯片内部正2.5v 基准源时，应加缓冲级。

对于正5v 和正负2.5v 输入信号, AD7891-2的输入阻抗为3.6千欧；当输入信号为正2.5v 时，输入信号通过多路选择器和并联的两个1.8千欧，电阻流入输入为高阻状态的采样保持放大器。

3.1.3.2 基准电压AD7891既可以使用片内基准源，也可以使用外部基准源，其片内的标称基准输出电压相对基准地为2.5v。

基准输入引脚可以接到基准输出引脚，也可以接到高精度2.5v外部基准电压源，使用外部基准源时，应加缓冲放大器RET OUT/REF IN引脚与RET GND 引脚间应接一个0.1uF的陶瓷去耦电容，REF GND 基准地应和模拟地相连。

3.1.3.3 控制寄存器AD7891有一个6位控制寄存器，寄存器各位分别控制芯片模拟信号通道的选择，模数转换的开始。

待机工作模式选择和输出数据格式，可以通过并行写操作或串行写操作将控制字写入控制寄存器，在芯片刚接通电源时，控制寄存器各位的初始状态均为0，为了将控制字写入控制寄存器，至少需要6个串行时钟周期格式为：其中A2，A1，A0为地址输入端,用来选择多路选择器模拟信号输入通道A2为最高有效位。

通道数N可由下列公式计算确定N = 4A2 + 2A1 + 1SWCONV是软件模数转换开始位,当这一位写入1时,模数转换开始。

SWSTBY为待机模式输入位当这一位写入1时,芯片处于待机模式；写入0时芯片处于正常工作状态。

FORMT为数据格式位，在单极性信号输入时，若该位写入0，则输出的数据格式为直接的二进制码；在双极性信号输入时若该位写入1,则输出的数据格式为二进制补码.3.1.3.4 接地和电源去耦适当接地和电源去耦是模数转换器在采样系统使用设计中应十分注意的问题.AD7891有模拟地和数字地.且应在同一点接地在使用中,系统的模拟地和数字地也应在同一点接地,而且系统的主要接地点应尽可能靠近AD7891,另外，AD7891的两个电源端均应分别接去耦电容，具体接法如图2.5所示。

.图3.5 AD7891电源去耦电路3.1.4 AD7891和微处理器的接口AD7891作为信号采集系统的前端器件,需要和各种微处理器进行接口,AD7891可与各种微处理器实现并行和串行两种方式的接口.具体微电路接法如图6和图7所示.图3.6 AD7891与微处理器的并行接口图3.7 AD7891与微处理器的串行接口3.2 PCI-1714高速数据采集系统3.2.1 PCI- 1714 功能结构和特点PCI- 1714 是一款PCI 接口的高速4 通道同步数据采集卡（功能框图如图 2.6 所示），适用于仪器测试、图像处理、视频数字化处理及声音与振动测试等领域。

其主要特性如下：图3.8 PCI- 1714 功能结构框图1）板卡采样速率可达30 MS/s，支持32 位PCI总线控制DMA数据传送方式；2）使用了4 个相同的电路和12 位高速ADC 用于每个模拟量通道，具有同步采样功能；3）每个通道带有32k 的FIFO 存储区，允许使用者在做极速采样时，有足够的缓冲区可供暂存，确保数据传输具有最佳的速度和数据完整性，便于Win －dows 系统的预处理；4）PCI- 1714 的A/D 转换和配置支持6 种触发模式（软件触发、定时器触发、后触发、预触发、延时触发和匹配触发)，方便客户依需求自行设定；5）提供多种输入范围，包含±5V、±2.5V、±1V、±0.5V等，通过软件调节增益值选择最适合于被测信号的电压范围，各通道增益可独立编程。

6）提供研华专属的板卡装置识别码，当用户同时插入多张板卡时，可做硬件组态设定，轻易辨识每张板卡，便于系统扩展。

3.2.2 PCI- 1714的系统构成基于PCI- 1714 的通用高速数据采集系统结构如图2.7所示，图3.9 基于PCI- 1714 的高速数据采集系统结构框图传感器采集的现场信号经滤波器滤波后进入PCI- 1714 板卡，卡上前端衰减放大电路对信号进行信号调理，调理后的信号进入A/D转换器进行高速模数转换。