EDA八路抢答器的设计
八路智力竞赛抢答器设计 - 副本
八路智力竞赛抢答器在各种智力竞赛场合，抢答器是必不可少的最公正的用具。
在我们各种竞赛中我们也经常能看到有抢答的环节，某些举办方采用让选手通过举答题板的方法判断选手的答题权，这在某种程度上会因为主持人的主观误断造成比赛的不公平性，而抢答器的应用就能避免这种弊端。
随着科技的飞速发展，能够实现抢答器功能的方式有多种，可以采用模拟电路、数字电路或模拟与数字电路相结合的方式以及利用微电脑芯片作为核心部件进行逻辑控制及信号产生的单片机技术和C语言编程而设计的多路智力竞赛抢答器。
本设计将采用数字电路实现一八路智力竞赛抢答器。
1 八路智力竞赛抢答器的设计1.1 抢答器的功能要求基本功能：设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，他们的编号分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号与选手的编号相对应，分别是S0、S1、S2、S3、S4、S5、S6、S7。
给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭灯）和抢答的开始。
抢答器具有数据锁存和显示的功能。
抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号。
此外，要封锁输入电路，禁止其他选手抢答。
优先抢答选手的编号一直保持到主持人将系统清零为止。
扩展功能：抢答器具有定时抢答的功能，且一次抢答的时间可以由主持人设定。
当节目主持人按下“开始”按钮后，要求定时器立即倒计时，并在显示器上显示，同时扬声器发出短暂的声响，声响持续时间0.5s 左右。
参赛选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。
如果定时抢答的时间已到，却没有选手抢答，则本次抢答无效，系统短暂报警，并封锁输入电路，禁止选手超时后抢答，时间显示器上显示00.1.2 整体设计思路根据对功能要求的简要分析，将定时抢答器电路分为主题电路和扩展电路两部分。
主体电路完成基本的抢答功能，即开始抢答后，当选手按动抢答器按钮时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答。
八路抢答器课程设计报告
目录一、摘要 (1)二、设计目的 (1)三、设计任务及要求 (1)1.设计要求 (1)2.设计任务 (2)四、八路抢答器电路的设计及原理 (2)1.设计思路 (2)2.总电路框图 (3)3.各模块设计方案及原理说明 (3)3.1抢答电路 (3)3.230秒倒计时电路 (10)3.3报警电路 (17)五、抢答器的总电路 (23)六、设计心得 (24)附录附录1 元件明细表 (26)附录2 元件报价表 (27)参考文献 (28)完整电路示图 (29)8路抢答器一、摘要进入21世纪越来越来多的电子产品出现在人们的日常生活中。
例如企业、学校和电视台等单位常举办各种智力竞赛, 抢答记分器是必要设备。
抢答器作为一种工具，已经广泛应用于各种智力和知识竞赛场合。
本设计以八路智力竞赛抢答器为基本概念，从实际应用出发,利用电子设计自动化( EDA)技术,用数字、模拟电子器件设计具有扩充功能的抢答器。
该抢答器的设计利用Multisim10完成了原理图设计和电路仿真，具有数字显示、倒计时显示、编码译码功能，应用效果良好。
二、设计目的本电子设计，主要为了实现以下目的：1.增强对数字电子技术的了解与掌握；2.学习相关软件的使用方法；3.熟悉优先编码器、触发器、计数器、译码电路等的应用方法；4.熟悉时序电路的设计方法；5.具备简单电路的设计能力。
三、设计的任务及要求1.设计一抢答器，设计要求如下：1)设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参赛，他们的选号分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号对应分别是S0、S1、S2、S3、S4、S5、S6、S7。
2)给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭灯）和抢答器的开始。
3)抢答器具有数据锁存和显示的功能。
抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，其对应的灯被点亮。
4)数字抢答器定时为30s，通过控制键启动抢答器后，要求30s定时器开始工作，发光二极管点亮。
八路智力抢答器课程设计
数字抢答器电路设计一、设计题目八路竞赛抢答器二、课程设计目的1、培养数字电路的设计能力。
2、掌握抢答器电脑设计方法。
三、设计内容和要求3.1 设计内容⒈设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，他们的编号分别是1、2、3、4、5、6、7、8，各用一个抢答按钮，按钮的编号与选手的编号相对应，分别是S0、S1、S2、S3、S4、S5、S6、S7。
⒉给节目主持人设置一个控制开关，用来控制系统的清零(编号显示数码管灭灯)和抢答的开始。
⒊抢答器具有数据锁存和显示的功能。
抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，同时蜂鸣器给出音响提示。
此外，要封锁输入电路，禁止其他选手抢答。
优先抢答选手的编号一直保持到主持人将系统清零为止。
4.用中小规模集成电路组成智力竞赛抢答器电路，画出各单元电路图和总体逻辑框图，正确描述各单元功能，合理选用电路器件，画出完整的电路设计图以及写出设计总结报告3.2 设计要求⒈抢答器具有定时抢答的功能，且一次抢答的时间可以由主持人设定(如30s)。
当节目主持人启动“开始”键后，要求定时器立即减计时，并用显示器显示，同时蜂鸣器发出声响。
⒉参赛选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。
⒊如果定时抢答的时间已到，却没有选手抢答时，本次抢答无效，系统短暂报警，并封锁输入电路，禁止选手超时后抢答，时间显示器上显示00。
四、设计总体框如图（一）所示为八路智力竞赛抢答器的总体方框图。
其工作原理如下：抢答器系统原理框图如上所示。
它由主体电路和扩展电路两部分组成，主体电路完成基本抢答后，选手按动抢答键时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答，扩展电路完成定时抢答的功能五、单元电路设计方案和原理说明⒈抢答器电路设计其原理说明：(1)、抢答电路的功能有两个：一是能分辨出选手按键的先后，并锁存优先抢答者的编号，供译码显示译码电路用；二是要使其它选手按键操作无效。
电子技术课程设计8路抢答器设计
电子技术课程设计8路抢答器一、设计任务与要求1. 抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0 ~ S7表示。
2. 设置一个系统清除和抢答控制开关S，该开关由主持人控制。
3. 抢答器具有锁存与显示功能。
即选手按动按钮，锁存相应的编号，并在LED 数码管上显示，同时扬声器发出报警声响提示。
选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。
二、总体框图如图1所示为总体方框图。
其工作原理为：接通电源后，主持人将开关拨到“清零”状态，抢答器处于禁止状态，编号显示器灭灯；主持人将开关置“开始”状态，宣布“开始”，抢答器工作，扬声器给出声响提示（或者提示灯给出显示）。
选手进行抢答时，抢答器将完成：优先判断、编号锁存、编号显示、扬声器（显示灯）提示等操作。
当一轮抢答之后，禁止二次抢答。
如果再次抢答必须由主持人再次操作“清除”和“开始”状态开关。
上面的总体框图是我认为的最佳方案。
具体的说明：抢答器按钮就是输入一些高低电平信号，此实验是低电平有效。
优先编码电路用来把输入的高低电平信号编码，74LS148优先编码器及8—3编码器，输出3位2进制数，以代表不同的低电平信号。
锁存器用D触发器，因为D触发器结构和功能都比较简单，方便使用。
D 触发器使用4个，第四个除用来输出2进制数的最高位外，还用于控制信号的锁定，即触发或锁定触发器的工作状态。
数码显示器用DCD—七段数码显示管，即有4个输入信号的管子，能表示0到9十个数，而且输入的二进制数正好和十进制数一一对应。
主持人控制开关就是一个开关，用来清零和开始工作。
控制电路比较复杂，除了第四个触发器和主持人的开关外，还需要8个抢答器按钮组成的8输入与非门和第四个触发器用一个与门共同组成一个控制电路来控制信号的传输和锁定。
报警显示电路，由于没有报警器，所以选择一个LED灯来表示信号的锁定。
为了使更明显一些，给LED灯加了个连续脉冲信号，以使灯能够按我们需要的频率一闪一闪。
8路计时抢答器设计报告
数字电子技术基础课程设计-----八位计时抢答器一、设计理念智力竞赛是一种生动活泼的教育方式，在各种智力竞赛中，最最激烈的便是抢答环节的比赛。
抢答引起参赛者和观众极大地兴趣，在短时间内，参赛选手在主持人抢答的口令下达后开始抢答，充分体现出参赛者思维的活跃。
在这类比赛中，对于谁先谁后抢答，在什么时候抢答，如何限定抢答的规定时间等问题，如果单凭主持人主观的判断，就很容易出现误判。
所以我们就需要一种具备自动锁存、置位、清零等功能的只能抢答器来解决这些问题。
二、设计要求设计一个具备计时功能的八路抢答器，它所要实现的功能如下：1、给八位参赛选手分别配备一个抢答按钮，编号为K0、K1、K2、K3、K4、K5、K6、K7。
2、主持人可以主持抢答、计时的开始与清零。
3、抢答器可以显示出最先按下抢答键的选手编号。
4、抢答器具有60秒倒数计时功能。
抢答规则：主持人按下开始抢答键，选手可以开始抢答，同时计时器开始60秒钟倒计时，选手通过优先按键得到抢答机会后，在计时器所显示的剩下时间内完成抢答，否则扣分。
三、设计方案1、设计思路根据设计的要求，我们小组的设计思路如下：该抢答器由开关电路、触发电路、触发锁存电路、优先编码电路、译码电路、计时电路所组成。
2、具体电路的设计及其工作原理 （1）电源电路限于我们现成的电源只有9V 直流电源，但是我们的电路工作电压应该是5V 的稳压直流电源，我们通过利用7805芯片对9V 进行降压处理，形成直流5V 稳压电源。
（2）抢答电路工作原理：74LS148有8个信号输入端I0 ～ I7、3个二进制码输出端A0 ～A2、输入使能端EI、输出使能端EO和优先编码工作状态标志GS, 其功能如表1 所示。
由表可知, 当EI的非=0时, 编码器工作; EI的非=1, 则不论8个输入端为何种状态, A0、A1、A2 输出为1,15端和14端输出为1,编码器处于非工作状态。
（附74LS148引脚图与真值表）当抢答开关S0 ～S7 中的任意一个开关按下时,编码器输出相应按键对应的二进制代码,低电平有效。
八路抢答器EDA课程教学设计VHDL
第一章 EDA技术简介EDA在通信行业（电信）里的另一个解释是企业数据架构，EDA给出了一个企业级的数据架构的总体视图，并按照电信企业的特征，进行了框架和层级的划分。
20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。
在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。
这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。
这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。
EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。
利用EDA工具，电子设计师可以从概念、算法、协议等开始设计进行八路抢答器的系统，大量工作可以通过计算机完成，并可以将抢答器从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。
现在对EDA的概念或范畴用得很宽。
包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。
目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。
第二章八路抢答器设计目的和要求第一节设计目的学习ALTERA公司的FPGA/CPLD的结构、特点和性能。
学习集成开发软件MAX+plus II/Quartus II的使用及设计过程。
熟悉EDA工具设计数字电路设计方法，掌握VHDL硬件描述语言设计方法。
根据给定题目设计数字电路，来加深对可编程逻辑器件的理解和掌握。
(完整word版)数电课设——基于EDA,VHDL语言的八路抢答器
课程设计课题数字式竞赛抢答器学院电气与信息工程学院摘要当今的社会竞争日益激烈,选拔人才,评选优胜,知识竞赛之类的活动愈加频繁,那么也就必然离不开抢答器。
而现在的抢答器有着数字化,智能化的方向发展，这就必然提高了抢答器的成本。
鉴于现在小规模的知识竞赛越来越多,操作简单，经济实用的小型抢答器必将大有市场。
本课程设计设计的八路数字式抢答器由抢答鉴别模块、抢答计时模块、计分模块、译码显示模块组成。
基于FPGA，经过程序设计、调试、仿真、下载和软硬件联合调试等工作，实现了抢答功能.本方案具有的优点是：随着EDA技术的高速发展,电子系统的设计技术和工具发生了深刻的变化，大规模可编程逻辑器件CPLD／FPGA的出现，给设计人员带来了诸多方便。
利用它进行产品开发，不仅修改方便、开发周期短、仿真方便、可靠性高，而且具有完全的知识产权。
不足之处是：成本比基于基本IC器件开发的多路智力抢答器高，要有较高的软件开发平台,并要求初学者能熟练掌握开发平台的使用.一、我的设计实现的功能:基本功能：1.八路智力抢答器，同时供8个选手参赛，编号分别为1到8。
每位选手用一个答题按钮和LED灯，选手按下时其灯亮。
2.给主持人一个控制开关,实现系统的清零和抢答的开始。
3.具有数据锁存和显示功能.抢答开始后，如果有选手按下了抢答按钮，其编号立即锁存并显示在LCD液晶显示屏上.此外,禁止其他选手再次抢答。
选手的编号一直保存直到主持人清除。
扩展功能：1.具有提前抢答的鉴别功能，在主持人抢答使能键没按下之前的抢答会被判无效并且蜂鸣器响。
2.具有定时抢答功能，可由主持人设定抢答时间.当抢答开始后。
定时其开始倒计时，并显示在LCD上。
3.具有计分功能,初始每位选手100分,以后按选手答题情况可以加分和减分,并将每位选手的得分在LCD上显示。
二、设计原理框图：八路智能抢答器系统可分为三个大的功能模块，抢答鉴别模块，计时模块和译码显示模块。
它们之间的控制关系如图1所示：图1 抢答器基本原理当主持人设置答题时间后，启动开始抢答按键时，抢答鉴别模块进入工作状态，选手可以进行抢答,有选手抢答，则抢答鉴别模块锁存该选手的号码,其他选手抢答无效,同时,译码显示选手编号,当定时器时间减少到0秒时，表示抢答时间到,选手抢答无效。
太原理工大学EDAFPGA八路抢答器应用设计课程设计讲述
一、设计目的1、加深对VHDL语言设计的理解；2、通过对抢答器的设计加深对CPLD/FPG课程理解3、通过对抢答器的设计了解简易集成电路的设计思路。
二、设计要求1．设计具有一个可容纳8组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。
2．主持人按键清零，数码管显示0，进入抢答状态；3.主持人发出开始命令，8人开始抢答，若有人先按下抢答按钮，数码管显示该组号码，其他人再按抢答按钮，系统不再响应；4.设置记分电路，可显示每组选手的分数；5.设置计时显示。
三、设计方案根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D、E、F、G、H,系统清零信号CLR，系统时钟信号CLK，计分复位信号RET，加分按钮信号ADD，计时预置控制信号LDN，计时使能信号EN，计时预置调整信号按钮AN、BN,系统的输出信号有：4个组抢答成功与否的指示灯控制信号输出口LEDA、LEDB、LEDC、LEDD、LEDE、LEDF、LEDG、LEDH,4个组抢答时的计时数码管显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。
本次课程设计的主要目的旨在通过独立完成一个“抢答器”的设计，达到对EDA技术的熟练掌握，提升对《CPLD/FPGA技术及应用》课程所学内容的掌握和应用。
以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
基于VHDL程序设计中拥有输入设计流程 ,其包括设计输入，综合，适配，仿真测试和编程下载等方法。
与其他应用软件相比，他提供了更强大、更直观便捷和操作灵活的原理图输入设计功能，同时还配备了更丰富的适用于各种需要的元件库，其中包括基本的逻辑元件，宏功能元件，以及类似于IP核的参数可设置的宏功能块LPM库。
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郑州科技学院
EDA（电子设计自动化
设计报告）
题目八人抢答器的设计
学生姓名车江博
专业班级 09电科3班
学号200931051
所在系电气工程学院
任课教师赵明冬
完成时间 2012年12月25日
目录
1、八人抢答器设计题目与要求 (1)
1、1基本要求 (1)
1、2 我的设计功能 (1)
2、抢答器整体设计 (1)
2、1设计思路 (1)
(1)、基本原理 (1)
.抢答鉴别模块 (2)
.计时模块 (2)
.计分模块 (3)
译码显示模块 (4)
3、程序与仿真波形 (5)
仿真效果: (7)
4、设计心得与体会 (7)
八人抢答器
1、八人抢答器设计题目与要求
1、1基本要求
（1）给主持人设置一个开关，用来控制系统的清零和抢答器的开始。
（2）抢答器具有锁存和显示的功能。
抢答开始后，若有选手按动抢答器按钮，编号立即锁存，并在LED数码管上显示选手的编号，此外，要封锁输入电路，禁止其他选手抢答。
优先抢答选手的编号一直保持到主持人将系统清零为止。
1、2 我的设计功能
(1)八路智力抢答器，同时供8个选手参赛，编号分别为1到8。
每位选手用一个答题按钮和LED灯，选手按下时其灯亮。
(2)给主持人一个控制开关，实现系统的清零和抢答的开始。
具有数据锁存和显示功能。
(3)抢答开始后，如果有选手按下了抢答按钮，其编号立即锁存并显示在LCD 液晶显示屏上。
此外，禁止其他选手再次抢答。
选手的编号一直保存直到主持人清除。
2、抢答器整体设计
2、1设计思路
(1)、基本原理
本系统共由抢答鉴别模块（jdjb.vhdl）、计时模块(js.vhdl)、计分模块(jf.vhdl)和LCD译码显示模块等四部分组成。
抢答过程：主持人按下系统复位键（RST），系统进入抢答状态，计时模块和计分模块输出初始信号给数码显示模块并显示出初始值。
当某参赛组抢先将抢答键按下时，系统将其余七路抢答信号封锁，组别显示模块送出信号给数码显示模块，从而显示出该抢答成功组别号，并一直保持到下一轮主持人将系统清零为止。
随后，计时模块送出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开始以计时，在规定的时间内根据答题的正误来确定加分或减分，并通过数码显示模块将成绩显示出来。
计时至0时，停止计时，以中止未回答完问题。
若参赛者在规定时间内回答完为题，主持人可给出倒计时计数停止信号。
主持人按下复位键，即RST为高电平有效状态，清除前一次的抢答组别，又可开始新的一轮的抢答。
·抢答鉴别模块
抢答鉴别模块用来准确直观地判断八组抢答者谁最先按下按钮,并为显示端送出信号，通过LCD显示使观众能够清楚地知道是哪一组抢答成功，是整个系统的核心部分。
同时组别显示端为下一模块输入信号，以方便主持人为该组抢答成功者进行加减分的操作。
抢答鉴别模块的元件图如下图所示：
·计时模块
当抢答鉴别模块成功判别出最先按下抢答按钮的参赛组后，在成功鉴别出哪组最先抢答后，由锁存器输出的计时使能信号使能，进入计时状态。
计时模块可分作两部分：（1）预置数；（2）60秒倒计时。
计时模块开始工作从预置初始值开始以秒计时，计时至0秒时停止，以中止答题。
时间通过LCD显示。
元件图如下：
·计分模块
计分模块的运行方式是按照十进制进行加减，即当时钟出现上升沿时就进行加一或者减一的操作。
记分模块为哪组进行记分取决于鉴别模块的输入信号STATE，当STATE=0001时表示A0组最先抢答，则在此模块中为A组记分，当G=0010时表示A1组最先抢答，则在此模块中为A1组记分等等。
以A0组为例来说明此模块的设计，当复位信号RST=1时，系统复位且A组的分值显示初始值，为100分。
当RST=0时，如果该组选手答题正确，则主持人按下加分键，即PLUS=1，此时对该组进行加分操作；如果该组选手答题错误，则主持人按下减分键，即MINUS=1，此时对该组进行减分操作。
元件图如下：
译码显示模块
该模块将抢答成功的组别，时间及各组分数译码送LCD显示，这里采用了实验室资料里的程序。
元件图如下：
系统总图如下：
3、程序与仿真波形
module qianda(DATA,SET,C0);
input SET;
input[7:0] DATA;
output [3:0]C0;
reg[3:0]C0,C1;
reg[7:0]TEP;
reg T0,T1;
reg a;
// wire[3:0] C3;
always@(posedge SET)begin //设置开启开关/清零开关a
a=~a;
if(a)T0=1; //主持人开启开关，设置触发开关参数
else begin T0=0;C1=0;end //主持人关闭开关，关闭触发开关
end
always@(DATA)begin
if(a)begin T1=T0; //主持人开关是开还是清零状态
if(T1)begin //触发开关T1开否？
TEP=DATA;
case(TEP)
8'b00000001:begin C0=1;T1=0;end //条件满足，关闭开关，封锁输入
8'b00000010:begin C0=2;T1=0;end
8'b00000100:begin C0=3;T1=0;end
8'b00001000:begin C0=4;T1=0;end
8'b00010000:begin C0=5;T1=0;end
8'b00100000:begin C0=6;T1=0;end
8'b01000000:begin C0=7;T1=0;end
8'b10000000:begin C0=8;T1=0;end
default:begin C0=C0;T1=T1;end
endcase
end
else begin C0=C0;T1=T1;end //触发开关关
end
else C0=0; //主持人开关管事情零状态
end
endmodule
仿真效果:
4、设计心得与体会
这次课程设计总共经历了好几星期的时间，从功能需求分析到功能时序逻辑分析，从程序的设计到程序的调试，从系统的仿真到系统的
调试、下载，最后终于完成了这次具有实际使用价值的课程设计。
在这次实验中，我收获颇多。
首先是对实际中的工程设计有了深刻的了解，熟练掌握了verilog语言编程的方法与特点以及集成开发环境QuartusⅡ的基本实验操作。
其次是增强了自己动手，解决实际问题的能力。
一开始因为对怎么做一个实际项目一无所知，在设计中遇到了不少麻烦。
但在慢慢地摸索中，渐渐养成了比较好的习惯，比如做事情要分主次，条理清晰，在QuartusⅡ中要深刻理解工程的概念，一些小细节，比如同一个工程下的文件要集中放在一起，文件名不要有中文等等，遇到不懂的问题，要积极寻找多种途径解决，可以问别人，更多的要自己查找资料。