8位ALU(算术逻辑单元)verilog语言Word版
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
四．程序分析：
主程序模块:
module alu8(clk,clk_r,rst,a,b,alu_out,opcode,sw_ab,HEX1, HEX0, HEX7, HEX6, HEX5, HEX4);
input clk,rst,clk_r;
input [7:0] sw_ab;
input [2:0] opcode;
else cnt<=cnt+1'd1;
always @(posedge clk or negedge rst)
if(!rst) a_r=0;
else if(cnt==1) a_r=sw_ab;
else a_r=a_r;
parameter seg0=7'b1000000,
seg1=7'b1111001,seg2=7'b0100100,seg3=7'b0110000,seg4=7'b0011001,seg5=7'b0010010,seg6=7'b0000010,
运算结果
解释说明
000
A
操作数a_r[7:0]
001
B
操作数b_r[7:0]
010
算术加法
011
算术减法
100
逻辑与
101
逻辑或
110
逻辑异或
111
逻辑同或
3、使用DE2板上的3个拨码开关设置当前ALU的运算功能，再由8个拨码开关给定数据A和数据B，由一个按键key手动提供脉冲。
三．设计方案：
本设计共有5个模块。
1）脉冲输出器（key手动脉冲），计数依次产生4个脉冲到各个部件，第一个脉冲启动信号。
2）寄存器A，第二个脉冲来时锁存数据A，并在数码管上显示。
3）寄存器B，第三个脉冲来时锁存数据B，并在数码管上显示。
4）8位ALU，第四个脉冲来时进行运算，并锁存结果alu_out。
5）结果显示器，将结果显示通过DE2上的数码管显示。
4'h3: HEX7[6:0]=seg3;
4'h4: HEX7[6:0]=seg4;
4'h5: HEX7[6:0]=seg5;
4'h6: HEX7[6:0]=seg6;
4'h7: HEX7[6:0]=seg7;
input clk,clk_r,rst;
output [7:0] a_r;
reg [7:0] a_r;
output reg[6:0] HEX7,HEX6;
reg [3:0] cnt;
always @(posedge clk or negedge rst)
if(!rst) cnt<=1'd0;
else if(cnt==5) cnt<=1'd0;
4'h7: HEX6[6:0]=seg7;
4'h8: HEX6[6:0]=seg8;
4'h9: HEX6[6:0]=seg9;
4'ha: HEX6[6:0]=sega;
4'hb: HEX6[6:0]=segb;
4'hc: HEX6[6:0]=segc;
4'hd: HEX6[6:0]=segd;
4'he: HEX6[6:0]=sege;
digital U4(.clk_r(clk_r),.rst(rst),.alu_out(alu_out),.HEX1(HEX1),. HEX0(HEX0));
endmodule
第一位数A模块：
module rega (clk,clk_r,rst,sw_ab,a_r,HEX7,HEX6);
input [7:0] sw_ab;
case(a_r[3:0])
4'h0: HEX6[6:0]=seg0;
4'h1: HEX6[6:0]=seg1;
4'h2: HEX6[6:0]=seg2;
4'h3: HEX6[6:0]=seg3;
4'h4: HEX6[6:0]=seg4;
4'h5: HEX6[6:0]=seg5;
4'h6: HEX6[6:0]=seg6;
二．设计功能：
1、该处理器的数据宽度为8bit，可以实现算术加法、减法、逻辑与、逻辑或、逻辑非、逻辑与非、逻辑或非和逻辑异或等8种运算。
2、用选择端opcode [2:0] 选择8种运算，2个操作数分别是a_r [7:0]和b_r[7:0]，运算结果是alu_out[7:0]；并定义选择如下。
选择端opcode[2:0]
regb U2(.clk(clk),.rst(rst),.sw_ab(sw_ab),.b_r(b),.clk_r(clk_r),.HEX5(HEX5),. HEX4(HEX4));
alur U3(.clk(clk),.rst(rst),.a_r(a),.b_r(b),.alu_out(alu_out),.opcode(opcode));
4'hf: HEX6[6:0]=segf;
default:HEX6[6:0]=seg0;
endcase
always @(posedge clk_r)
case(a_r[7:4])
4'h0: HEX7[6:0]=seg0;
4'h1: HEX7[6:0]=seg1;
4'h2: HEX7[6:0]=seg2;
output [6:0] HEX1, HEX0, HEX7, HEX6, HEX5, HEX4;
output [7:0] a;
output [7:0] b;
output [7:0] alu_out;
rega U1(.clk(clk),.rst(rst),.sw_ab(sw_ab),.a_r(a),.clk_r(clk_r),.HEX7(HEX7),. HEX6(HEX6));
大连理工大学城市学院
FPGA实验报告
实验内容：8位ALU
系别班级：电子1004班
学号：
姓名：
日期：2013.4.14
一．设计概述：
一种基于可编程逻辑器件FPGA和硬件描述语言的8位的ALU的设计方法。该ALU采用层次设计方法，有寄存器模块、控制模块和显示模块组成，能实现8位无符号数的取值、加减和4种逻辑运算（与、或、异或、同或）。该ALU在QuartusII软件环境下进行功能仿真，通过D源自文库2验证。
seg7=7'b1111000,seg8=7'b0000000,seg9=7'b0010000,sega=7'b0001000,segb=7'b0000011,segc=7'b1000110,
segd=7'b0100001,sege=7'b0000110,segf=7'b0001110;
always @(posedge clk_r)
主程序模块:
module alu8(clk,clk_r,rst,a,b,alu_out,opcode,sw_ab,HEX1, HEX0, HEX7, HEX6, HEX5, HEX4);
input clk,rst,clk_r;
input [7:0] sw_ab;
input [2:0] opcode;
else cnt<=cnt+1'd1;
always @(posedge clk or negedge rst)
if(!rst) a_r=0;
else if(cnt==1) a_r=sw_ab;
else a_r=a_r;
parameter seg0=7'b1000000,
seg1=7'b1111001,seg2=7'b0100100,seg3=7'b0110000,seg4=7'b0011001,seg5=7'b0010010,seg6=7'b0000010,
运算结果
解释说明
000
A
操作数a_r[7:0]
001
B
操作数b_r[7:0]
010
算术加法
011
算术减法
100
逻辑与
101
逻辑或
110
逻辑异或
111
逻辑同或
3、使用DE2板上的3个拨码开关设置当前ALU的运算功能，再由8个拨码开关给定数据A和数据B，由一个按键key手动提供脉冲。
三．设计方案：
本设计共有5个模块。
1）脉冲输出器（key手动脉冲），计数依次产生4个脉冲到各个部件，第一个脉冲启动信号。
2）寄存器A，第二个脉冲来时锁存数据A，并在数码管上显示。
3）寄存器B，第三个脉冲来时锁存数据B，并在数码管上显示。
4）8位ALU，第四个脉冲来时进行运算，并锁存结果alu_out。
5）结果显示器，将结果显示通过DE2上的数码管显示。
4'h3: HEX7[6:0]=seg3;
4'h4: HEX7[6:0]=seg4;
4'h5: HEX7[6:0]=seg5;
4'h6: HEX7[6:0]=seg6;
4'h7: HEX7[6:0]=seg7;
input clk,clk_r,rst;
output [7:0] a_r;
reg [7:0] a_r;
output reg[6:0] HEX7,HEX6;
reg [3:0] cnt;
always @(posedge clk or negedge rst)
if(!rst) cnt<=1'd0;
else if(cnt==5) cnt<=1'd0;
4'h7: HEX6[6:0]=seg7;
4'h8: HEX6[6:0]=seg8;
4'h9: HEX6[6:0]=seg9;
4'ha: HEX6[6:0]=sega;
4'hb: HEX6[6:0]=segb;
4'hc: HEX6[6:0]=segc;
4'hd: HEX6[6:0]=segd;
4'he: HEX6[6:0]=sege;
digital U4(.clk_r(clk_r),.rst(rst),.alu_out(alu_out),.HEX1(HEX1),. HEX0(HEX0));
endmodule
第一位数A模块：
module rega (clk,clk_r,rst,sw_ab,a_r,HEX7,HEX6);
input [7:0] sw_ab;
case(a_r[3:0])
4'h0: HEX6[6:0]=seg0;
4'h1: HEX6[6:0]=seg1;
4'h2: HEX6[6:0]=seg2;
4'h3: HEX6[6:0]=seg3;
4'h4: HEX6[6:0]=seg4;
4'h5: HEX6[6:0]=seg5;
4'h6: HEX6[6:0]=seg6;
二．设计功能：
1、该处理器的数据宽度为8bit，可以实现算术加法、减法、逻辑与、逻辑或、逻辑非、逻辑与非、逻辑或非和逻辑异或等8种运算。
2、用选择端opcode [2:0] 选择8种运算，2个操作数分别是a_r [7:0]和b_r[7:0]，运算结果是alu_out[7:0]；并定义选择如下。
选择端opcode[2:0]
regb U2(.clk(clk),.rst(rst),.sw_ab(sw_ab),.b_r(b),.clk_r(clk_r),.HEX5(HEX5),. HEX4(HEX4));
alur U3(.clk(clk),.rst(rst),.a_r(a),.b_r(b),.alu_out(alu_out),.opcode(opcode));
4'hf: HEX6[6:0]=segf;
default:HEX6[6:0]=seg0;
endcase
always @(posedge clk_r)
case(a_r[7:4])
4'h0: HEX7[6:0]=seg0;
4'h1: HEX7[6:0]=seg1;
4'h2: HEX7[6:0]=seg2;
output [6:0] HEX1, HEX0, HEX7, HEX6, HEX5, HEX4;
output [7:0] a;
output [7:0] b;
output [7:0] alu_out;
rega U1(.clk(clk),.rst(rst),.sw_ab(sw_ab),.a_r(a),.clk_r(clk_r),.HEX7(HEX7),. HEX6(HEX6));
大连理工大学城市学院
FPGA实验报告
实验内容：8位ALU
系别班级：电子1004班
学号：
姓名：
日期：2013.4.14
一．设计概述：
一种基于可编程逻辑器件FPGA和硬件描述语言的8位的ALU的设计方法。该ALU采用层次设计方法，有寄存器模块、控制模块和显示模块组成，能实现8位无符号数的取值、加减和4种逻辑运算（与、或、异或、同或）。该ALU在QuartusII软件环境下进行功能仿真，通过D源自文库2验证。
seg7=7'b1111000,seg8=7'b0000000,seg9=7'b0010000,sega=7'b0001000,segb=7'b0000011,segc=7'b1000110,
segd=7'b0100001,sege=7'b0000110,segf=7'b0001110;
always @(posedge clk_r)