第11章 Verilog仿真验证 EDA Verilog 课件
合集下载
Verilog语法基础PPT教案学习
#10 num <= rega << 5 ; // num =
01_1000_0000
#10 regb <= rega << 5 ; // regb =
1000_0000
#20 num <= rega >> 3; // num =
00_0000_0001
#20 regb <= rega >> 3 ; // regb =
x
to b");
x
else $display(" a is not
equal to b");
a = 2'b1x;
z
b = 2'b1x;
0
if (a === b)
0
$display(" a is
0
identical to b");
1
else
$display(" a is not
Case等只i能d用e于nt行i为ca描l述t，o不b能"用);于RTL描述。
regc; reg val;
initial begin rega = 4'b0011; regb = 4'b1010; regc = 4'b1x10;
end initial fork
#10 val = rega == regb ; // val = 0
#20 val = rega != regc; // val = 1
第9页/共72页
注意逻辑等与 case等的差别 2‘b1x==2’b0x
值为0，因为不相等 2‘b1x==2’b1x
值为x，因为可能不 相等，也可能相等
第11章 Verilog仿真验证
11.4.2 用户自定义元件（UDP）
36
36
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
37
37
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
38
38
11.4.2 用户自定义元件 （UDP）
39
39
11.4 基本元件与用户自定义元件（UDP）
11.6.1 initial语句
45
45
11.6 Verilog其他仿真语句
11.6.2 fork-join块语句
46
46
11.6 Verilog其他仿真语句
11.6.2 fork-join块语句
47
47
11.6 Verilog其他仿真语句
11.6.2 fork-join块语句
48
48
11.6.2 fork-join块语句
59
11.9 Verilog数字系统仿真
60
60
习题
11-1 简述Verilog仿真流程。 11-2 试举例说明$display、$monitor、$strobe之间的差别。$time与 $stime有什么差别？ 11-3 试用UDP构建3选1多路选择器。 11-4 如何生成时钟激励信号？什么是TestBench？ 11-5 如何使用Verilog语句生成异步复位激励信号和同步复位激励信号？ 11-6 试使用基本元件构成一位全加器。 11-7 试说明fork-begin与begin-end的区别。 11-8 编写一个Verilog仿真用程序，产生一个reset复位激励信号，要求 reset信号在仿真开始保持低电平，过10个时间单位后变高电平，再过100 个时间单位，恢复成低电平。 11-9 编写一个用于仿真的时钟发生Verilog程序，要求输出时钟激励信 号clk，周期为50ns。 11-10 试探索用多种方式在仿真时实现如同习题11-8所描述的时钟激励信 号。
36
36
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
37
37
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
38
38
11.4.2 用户自定义元件 （UDP）
39
39
11.4 基本元件与用户自定义元件（UDP）
11.6.1 initial语句
45
45
11.6 Verilog其他仿真语句
11.6.2 fork-join块语句
46
46
11.6 Verilog其他仿真语句
11.6.2 fork-join块语句
47
47
11.6 Verilog其他仿真语句
11.6.2 fork-join块语句
48
48
11.6.2 fork-join块语句
59
11.9 Verilog数字系统仿真
60
60
习题
11-1 简述Verilog仿真流程。 11-2 试举例说明$display、$monitor、$strobe之间的差别。$time与 $stime有什么差别？ 11-3 试用UDP构建3选1多路选择器。 11-4 如何生成时钟激励信号？什么是TestBench？ 11-5 如何使用Verilog语句生成异步复位激励信号和同步复位激励信号？ 11-6 试使用基本元件构成一位全加器。 11-7 试说明fork-begin与begin-end的区别。 11-8 编写一个Verilog仿真用程序，产生一个reset复位激励信号，要求 reset信号在仿真开始保持低电平，过10个时间单位后变高电平，再过100 个时间单位，恢复成低电平。 11-9 编写一个用于仿真的时钟发生Verilog程序，要求输出时钟激励信 号clk，周期为50ns。 11-10 试探索用多种方式在仿真时实现如同习题11-8所描述的时钟激励信 号。
第11章-Verilog仿真与验证
//将mem.hex中的数据装载到存储器my_mem中，起始地址从0开始
6. $random
$random是产生随机数的系统函数，每次调用该函数将返 回一个32位的随机数，该随机数是一个带符号的整数。
7. 文件输出
与C语言类似，Verilog也提供了很多文件输出类的系统任 务，可将结果输出到文件中。这类任务有：$fdisplay、 $fwrite、$fmonitor、$fstrobe、$fopen和$fclose等。 $fopen用于打开某个文件并准备写操作，$fclose用于关 闭文件，而$fdisplay、$fwrite、$fmonitor等系统任务则 用于把文本写入文件。
$display ($time,,,”a=%h b=%h c=%h”,a,b,c);
1. $display与$write
格式控制符
格式控制符
说明
%h或%H 以16进制形式显示 %d或%D 以10进制形式显示 %o或%O 以8进制形式显示 %b或%B 以2进制形式显示 %c或%C 以ASCII字符形式显示 %v或%V 显示net型数据的驱动强度 %m或%M 显示层次名 %s或%S 以字符串形式输出 %t或%T 以当前的时间格式显示
Verification consumes about:
70% of the design effort 80% of the total code volume Verification engineers twice as RTL designers
The methodologies to reduce the verification time
0 1 1 : 1;
1 0 0 : 0;
1 0 1 : 1;
1 1 0 : 1;
6. $random
$random是产生随机数的系统函数，每次调用该函数将返 回一个32位的随机数，该随机数是一个带符号的整数。
7. 文件输出
与C语言类似，Verilog也提供了很多文件输出类的系统任 务，可将结果输出到文件中。这类任务有：$fdisplay、 $fwrite、$fmonitor、$fstrobe、$fopen和$fclose等。 $fopen用于打开某个文件并准备写操作，$fclose用于关 闭文件，而$fdisplay、$fwrite、$fmonitor等系统任务则 用于把文本写入文件。
$display ($time,,,”a=%h b=%h c=%h”,a,b,c);
1. $display与$write
格式控制符
格式控制符
说明
%h或%H 以16进制形式显示 %d或%D 以10进制形式显示 %o或%O 以8进制形式显示 %b或%B 以2进制形式显示 %c或%C 以ASCII字符形式显示 %v或%V 显示net型数据的驱动强度 %m或%M 显示层次名 %s或%S 以字符串形式输出 %t或%T 以当前的时间格式显示
Verification consumes about:
70% of the design effort 80% of the total code volume Verification engineers twice as RTL designers
The methodologies to reduce the verification time
0 1 1 : 1;
1 0 0 : 0;
1 0 1 : 1;
1 1 0 : 1;
《EDA技术与Verilog HDL》PPT第3版 第11章 DSP Builder系统设计方法
11.3 DSP Builder层次化设计
11.3 DSP Builder层次化设计
11.2.6 硬件测试与硬件实现
11.4 基于DSP Builder的DDS设计
11.4.1 DDS模块设计
11.4 基于DSP Builder的DDS设计
11.4.1 DDS模块设计
11.4 基于DSP Builder的DDS设计
第11章
DSP Builder系统设计方法
11.1 MATLAB/DSP Builder及其设计流程
11.2 正弦信号发生器设计
11.2 正弦信号发生器设计
11.2.1 建立设计模型 1．打开MATLAB环境
11.2 正弦信号发生器设计
11.2.1 建立设计模型 2．建立工作库
11.2 正弦信号发生器设计
实验与设计
实验11-2 基于DSP Builder的DDS应用模型设计
实验与设计
实验11-2 基于DSP Builder的DDS应用模型设计
实验与设计
实验11-2 基于DSP Builder的DDS应用模型设计
实验与设计
实验11-3 HIL硬件环仿真实验
实验与设计
实验11-3 HIL硬件环仿真实验
11.4.1 DDS模块设计
11.4 基于DSP Builder的DDS设计
11.4.2 FSK调制器设计 （1）直接调频法。
（2）频率键控法。
11.4 基于DSP Builder的DDS设计
11.4.2 FSK调制器设计
11.4 基于DSP Builder的DDS设计
11.4.3 正交信号发生器设计
11.2 正弦信号发生器设计
11.2.6 硬件测试与硬件实现
《EDAVerilog语言》课件
算术运算符：+、-、*、/、% 关系运算符：==、!=、>、<、>=、<= 逻辑运算符：&&、||、! 条件运算符：?: 赋值运算符：=、+=、-=、*=、/=、%= 递增递减运算符：++、- 数组下标运算符：[] 结构成员运算符：.、-> 强制类型转换运算符：(type) 运算符优先级：算术运算符>关系运算符>逻辑运算符>赋值运算符>条件运算符>递增递减运算符>数组下标运算符>结构成员运算符
设计步骤：定 义输入输出信 号、编写处理 逻辑、仿真验
证
设计实例：FIR 滤波器、IIR滤 波器、FFT算法
等
Cadence是EDA工具的领先提供商 Verilog是Cadence支持的主要硬件描述语言之一 Cadence支持Verilog的仿真、综合和布局布线 Cadence的Verilog集成工具包括Virtuoso、Innovus和Allegro等
,
汇报人：
01
02
03
04
05
06
EDA（Electronic Design Automation）： 电子设计自动化，用于设 计、验证和测试电子系统
EDA工具：包括电路设计、 仿真、验证、布局布线等工 具
EDA技术发展：从手工设计 到自动化设计，提高了设计 效率和质量
Verilog语言：硬件描述语言， 用于描述数字电路和系统
Verilog语言特点：易于理解 和使用，支持层次化设计， 支持仿真和验证
Verilog语言应用：广泛应用 于芯片设计、FPGA设计和系 统级设计
什么是Verilog语言：一种硬件描述语言， 用于描述数字电路和系统
Verilog基本语法.ppt
12 'H83a 8'b1100_ 0001 64'hff01 9'O17 32'bz01x 3’b1010_ 1101 6.3 32e- 4 4.1E3
unsized decimal (zero-extended to 32 bits) unsized hexadecimal (zero- extended to 32 bits) 8-bit binary 64-bit hexadecimal (zero- extended to 64 bits) 9-bit octal Z-extended to 32 bits 3-bit number, truncated to 3’b101 decimal notation scientific notation for 0.0032 scientific notation for 4100
4
语言的主要特点—module ports
端口等价于硬件 的引脚(pin) 端口在模块名字 后的括号中列出
端口可以说明为 input, output及 inout
注意模块的名称DFF，端口列表及说明 模块通过端口与外部通信
5
语言的主要特点
模块实例化(module instances)
module DFF (d, clk, clr, q, qb); .... endmodule
23
模块实体引用方法一
module CLK_I_gen ( inclk0, pllena, areset, c0, lock); CLK_I_gen U0 (mclk,1‘b1,RESETN,CLK_I,lock); 缺点：程序结构比较混乱，不直观，不利于debug。 虽然编写很简单，但不约定
北航夏宇闻verilog讲稿ppt语法入门.pptx
目的:
▪ 通过简单的例子了解Verilog模块的基本构成 ▪ 了解Verilog模块的层次结构和行为模块 ▪ 了解Verilog模块的测试
简单的 Verilog HDL 模块
下面先介绍几个简单的Verilog HDL程序,然后从中分 析Verilog HDL程序的特性。
例[2.1.1]: module adder ( count,sum,a,b,cin ); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count,sum}=a+b+cin; endmodule
转换为门级电路互连的电路结构（综合）。 ▪ 需要对已经转换为门级电路结构的逻辑
进行测试（门级电路仿真）。 ▪ 需要对布局布线后的电路结构进行测试。
（布局布线后仿真）。
模块的测试
激励和控 制信号
被测模块
输出响应 和验证
பைடு நூலகம்
模块的测试
测试模块常见的形式：
module t; reg …; //被测模块输入/输出变量类型定义 wire…; //被测模块输入/输出变量类型定义 initial begin …; …; …; end … …//产生测试信号 always #delay begin …; end … …//产生测试信号
endmodule
简单的 Verilog HDL 模块
上述程序例子通过另一种方法描述了一个三态 门。
在这个例子中存在着两个模块：模块trist1 调用模块 mytri 的实例元件 tri_inst。
模块 trist1 是上层模块。模块 mytri 则被称 为子模块。
通过这种结构性模块构造可构成特大型模块。
▪ 通过简单的例子了解Verilog模块的基本构成 ▪ 了解Verilog模块的层次结构和行为模块 ▪ 了解Verilog模块的测试
简单的 Verilog HDL 模块
下面先介绍几个简单的Verilog HDL程序,然后从中分 析Verilog HDL程序的特性。
例[2.1.1]: module adder ( count,sum,a,b,cin ); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count,sum}=a+b+cin; endmodule
转换为门级电路互连的电路结构（综合）。 ▪ 需要对已经转换为门级电路结构的逻辑
进行测试（门级电路仿真）。 ▪ 需要对布局布线后的电路结构进行测试。
（布局布线后仿真）。
模块的测试
激励和控 制信号
被测模块
输出响应 和验证
பைடு நூலகம்
模块的测试
测试模块常见的形式：
module t; reg …; //被测模块输入/输出变量类型定义 wire…; //被测模块输入/输出变量类型定义 initial begin …; …; …; end … …//产生测试信号 always #delay begin …; end … …//产生测试信号
endmodule
简单的 Verilog HDL 模块
上述程序例子通过另一种方法描述了一个三态 门。
在这个例子中存在着两个模块：模块trist1 调用模块 mytri 的实例元件 tri_inst。
模块 trist1 是上层模块。模块 mytri 则被称 为子模块。
通过这种结构性模块构造可构成特大型模块。
verilog语法PPT教学课件
2020/12/10
13
Verilog中reg与wire的不同点
➢ 用寄存器 (reg)类型变量生成组合逻辑举例：
module rw1( a, b, out1, out2 ) ;
input a, b;
output out1, out2;
a
BUFF out2
reg out1;
wire out2;
assign out2 = a ;
2020/12/10
12
Verilog模块中的信号
➢ 只有两种主要的信号类型： - 寄存器类型： reg
在always 块中被赋值的信号，往往代表
触发器，但不一定是触发器。 - 连线（网络）类型： wire
用 assign 关键词指定的组合逻辑的信号 或连线
➢ 寄存器 ( reg )类型不一定是触发器。 ➢ 它只是在 always 块中赋值的信号。
解 ➢ 开关级：有关物理形状和布局参数的模块，非
常难理解
2020/12/10
7
抽象级别和综合与仿真的关系
➢ 行为仿真：行为的验证和验证模块分割的合理性 ➢ 前仿真：即RTL级仿真，检查有关模块逻辑执行
步骤是否正确。 ➢ 逻辑综合：把RTL级模块转换成门级。 ➢ 后仿真：用门级模型做验证，检查门的互连逻辑
➢研究并行快速算法
➢电路实现问题
➢设计并研制具有并行结构的数字和计算 逻辑结构。
➢电路实现的两个方向：
➢ FPGA
➢专用集成电路
➢Verilog HDL建模、仿真、综合和全面 验证。
2020/12/10
2
什么是复杂的数字逻辑系统？
➢ 嵌入式微处理机系统 ➢ 数字信号处理系统 ➢ 高速并行计算逻辑 ➢ 高速通信协议电路 ➢ 高速编码/解码、加密/解密电路 ➢ 复杂的多功能智能接口 ➢ 门逻辑总数超过几万门达到几百甚至达几
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
11.3 系统任务、系统函数和预编译语句
6. 文件系统函数和系统任务
11.3 系统任务、系统函数和预编译语句
6. 文件系统函数和系统任务
`define 宏定义
`include 文件包含
11.4 基本元件与用户自定义元件（UDP）
11.4.1 基本元件及其用法
11.4 基本元件与用户自定义元件（UDP）
11.6.2 fork-join块语句
11.6 Verilog其他仿真语句
11.6.2 fork-join块语句
11.6 Verilog其他仿真语句
11.6.2 fork-join块语句
11.6.2 fork-join块语句
11.6 Verilog其他仿真语句
11.6.2 fork-join块语句
3. 函数$strobe和$monitor
11.3 系统任务、系统函数和预编译语句
4. 任务$finish和$stop
11.3 系统任务、系统函数和预编译语句
5. 函数$time
11.3 系统任务、系统函数和预编译语句
6. 文件系统函数和系统任务
11.3 系统任务、系统函数和预编译语句
6. 文件系统函数和系统任务
11.4 基本元件与用户自定义元件（UDP）
11.4.1 基本元件及其用法
11.4.2 用户自定义元件（UDP）
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
11.4.2 用户自定义元件 （UDP）
11.4 基本元件与用户自定义元件（UDP）
11.4.2 用户自定义元件（UDP）
3. 编译仿真文件
11.2 使用ModelSim进行仿真
3. 编译仿真文件
11.2 使用ModelSim进行仿真
3. 编译仿真文件
11.2 使用ModelSim进行仿真
4. 装载仿真模块和仿真库
5. 执 行 仿 真
11.2 使用ModelSim进行仿真
5. 执行仿真
11.2 使用ModelSim进行仿真
11.4.1 基本元件及其用法 1. and、nand、or、nor、xor和xnor
2. buf与not
3. bufif1、bufif0、notif1和notif0
11.4 基本元件与用户自定义元件（U户自定义元件（UDP）
11.4.1 基本元件及其用法 1. pullup和pulldown
5. 执行仿真
11.3 系统任务、系统函数和预编译语句
1. 函数$display
11.3 系统任务、系统函数和预编译语句
1. 函数$display
11.3 系统任务、系统函数和预编译语句
2. 函数$write
11.3 系统任务、系统函数和预编译语句
2. 函数$write
11.3 系统任务、系统函数和预编译语句
实验
11-1 在ModelSim上进行4位计数器仿真 (1) 实验目的：熟悉 ModelSim的Verilog仿真流程全过程，学习简单时序 电路的仿真。 (2) 实验内容1：首先利用 ModelSim完成4位计数器（例11-1）的文本编辑 输入(cnt4.v)和编译、仿真等步骤（除了输入程序外，其他步骤可以按照 11.2节内容进行），给出图11-14所示的仿真波形，仿真验证此设计的功能。 (3) 实验内容2：在 ModelSim上对cnt4.进行重新仿真，要求修改仿真激励， 把d的load值修改为4’d10，观察仿真波形结果。 (4) 实验报告：根据以上的实验内容写出实验报告，包括程序编写、软件编 译、仿真分析和详细实验过程；给出软件应用分析报告、仿真波形图及其 分析报告。 (5) 实验习题：如何修改 ModelSim的设置，使得执行run，不只是100ns， 更改为200ns？请查看 ModelSim帮助以获取方法。
11.7 仿真激励信号的产生
2.方法二
11.8 Verilog TestBench（测试基准）
11.8 Verilog TestBench（测试基准）
11.9 Verilog数字系统仿真
习题
11-1 简述Verilog仿真流程。 11-2 试举例说明$display、$monitor、$strobe之间的差别。$time与 $stime有什么差别？ 11-3 试用UDP构建3选1多路选择器。 11-4 如何生成时钟激励信号？什么是TestBench？ 11-5 如何使用Verilog语句生成异步复位激励信号和同步复位激励信号？ 11-6 试使用基本元件构成一位全加器。 11-7 试说明fork-begin与begin-end的区别。 11-8 编写一个Verilog仿真用程序，产生一个reset复位激励信号，要求 reset信号在仿真开始保持低电平，过10个时间单位后变高电平，再过100 个时间单位，恢复成低电平。 11-9 编写一个用于仿真的时钟发生Verilog程序，要求输出时钟激励信号 clk，周期为50ns。 11-10 试探索用多种方式在仿真时实现如同习题11-8所描述的时钟激励信 号。
11.5 延时模型
11.5.1 # 延时
11.5 延时模型
11.5.2 门延时
11.5 延时模型
11.5.3 延时说明块
11.6 Verilog其他仿真语句
11.6.1 initial语句
11.6 Verilog其他仿真语句
11.6.1 initial语句
11.6 Verilog其他仿真语句
2. pmos、nmos、rnmos和rpmos
3. cmos和rcmos
4. tran和rtran
11.4 基本元件与用户自定义元件（UDP）
11.4.1 基本元件及其用法 5. tranif0、rtranif0、tranif1和rtranif1
11.4 基本元件与用户自定义元件（UDP）
11.4.1 基本元件及其用法
第11章 Verilog仿真验证
11.2 使用ModelSim进行仿真
11.2 使用ModelSim进行仿真
1. 启动ModelSim
11.2 使用ModelSim进行仿真
2. 建立仿真工程项目
11.2 使用ModelSim进行仿真
2. 建立仿真工程项目
11.2 使用ModelSim进行仿真
11.6 Verilog其他仿真语句
11.6.3 wait语句
11.6 Verilog其他仿真语句
11.6.4 force、release语句
11.7 仿真激励信号的产生
11.7 仿真激励信号的产生
1. 方法一
11.7 仿真激励信号的产生
1. 方法一
11.7 仿真激励信号的产生
1. 方法一