EDA课程设计报告-格式
郑州航空工业管理学院
EDA课程设计报告题目
姓名
学号
指导教师
二О一一年月日
一．设计任务
主要说明你的设计任务及功能。
二．设计方案
主要说明用什么方法实现的，用到哪些元件等，画出电路原理图。
（照着发的板子测出来），说明电路工作原理。
三．设计程序
主要分析程序的设计流程，主要部分进行说明，并将完整程序附上。
四．总结及心得
总结设计过程有哪些问题，怎么解决的，还有什么需要完善的。
设计过程中有什么心得和收获。
电路板的管脚连接关系如下：
Seg0 seg1 seg2 seg3 seg4 seg5 seg6 (小数点seg7没有用到)
24 25 26 27 28 29 31
时钟GCLK1 43
Dig0 dig1 dig2 dig3
34 36 37 39
Key0 key1 key2
14 16 17。
EDA课程设计报告郝文磊参考模板
EDA课程设计报告题目：4位加法器的设计系别信息工程系专业电气工程及其自动化班级电气092姓名郝文磊学号200907084223指导教师陶雪华本课程设计的目的，旨在通过上机实验，使学生加深理解EDA技术的基本方法，帮助和培养学生建立利用原理图进行电路设计的基本方法和利用EDA工具软件（Quartus7.2）设计简单数字电子系统的能力。
通过该课程设计，使学生掌握原理图输入法及层次化设计的操作步骤，掌握设计电路原理图的编辑、编译、仿真等操作方法，为以后从事有关数字电子系统方面的设计和研究开发工作打下基础。
二、设计要求1、通过课程设计使学生能熟练掌握一种EDA软件（Quartus7.2）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程。
2、通过课程设计使学生能利用EDA软件（Quartus7.2）进行至少一个电子技术综合问题的设计（内容可由老师指定或自由选择），设计输入可采用图形输入法或VHDL硬件描述语言输入法。
3、通过课程设计使学生初步具有分析、寻找和排除电子电路中常见故障的能力。
4、通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、文理通顺的字迹端正的课程设计报告。
5、考查形式为：结合课程设计中的能力表现和设计报告，综合评分。
6、通过课程设计使学生能熟练掌握一种EDA软件（Quartus7.2）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程。
7、通过课程设计使学生能利用EDA软件（Quartus7.2）进行至少一个电子技术综合问题的设计（内容可由老师指定或自由选择），设计输入可采用图形输入法或VHDL硬件描述语言输入法。
8、通过课程设计使学生初步具有分析、寻找和排除电子电路中常见故障的能力。
9、通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、文理通顺的字迹端正的课程设计报告。
以Altera公司的Quartus7.2为工具软件，采用原理图输入法设计一个4位的加法器，该四位加法器由以下三个步骤完成：（1）采用原理图输入法设计半加器h_adder，生成元件符号，并仿真验证设计结果；（2）采用层次化原理图输入法设计1位全加器f_adder，生成元件符号，并仿真验证设计结果；（3）在1位全加器的基础上，设计4位加法器。
EDA电子钟课程设计报告
电子设计自动化EDA课程设计题目：电子钟设计学院专业班级指导老师学号姓名日期目录一、设计要求 (2)二、设计目的 (2)三、系统功能概述 (2)四、系统组成以及系统各部分的设计 (3)1.分秒计数模块CNT_S (3)2.时计数模块CNT_H (4)3按键消抖动模块 (5)4.分频模块FENPING (6)5.定点报时模块 (7)6.顶层模块 (9)五、下载到实验箱以后工作情况 (13)六、课程设计心得体会 (13)七、参考文献 (14)一、设计要求设计一个电子钟，要求可以显示时、分、秒，用户可以设置时间，可以实现整点报时功能。
系统顶层框图：二、实验目的1. 掌握多位计数器相连的设计方法。
2. 掌握二十四进制，六十进制计数器的设计方法。
3. 掌握CPLD技术的层次化设计方法。
4. 了解软件的元件管理含义以及模块元件之间的连接概念。
5. 掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子电路安装和调试的方法。
6. 培养独立分析问题，解决问题的能力三、系统功能概述1.已完成功能1.完成时／分／秒的依次显示并正确计数，利用六位数码管显示；2.时／分／秒各段个位满10正确进位，秒／分能做到满60向前进位，有系统时间清零功能；3.定时器：实现整点报时，通过扬声器发出报时声音；4.时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整；2.待改进功能：1. 调整数码管的亮度功能未实现。
2. 应添加秒表功能。
四、系统组成以及系统各部分的设计1.分秒计数模块CNT_SVHDL的RTL描述如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT_S ISPORT(CLK,CLR:IN STD_LOGIC;OUT_H:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);OUT_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);C:OUT STD_LOGIC);END CNT_S;ARCHITECTURE ONE OF CNT_S ISSIGNAL S_H:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL S_L:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,CLR)BEGINIF CLK 'EVENT AND CLK='1' THENIF S_L(3 DOWNTO 0)<"1001" THENS_L(3 DOWNTO 0)<=S_L(3 DOWNTO 0)+1;C<='0';ELSIF S_H(3 DOWNTO 0)<"0101" THENS_L(3 DOWNTO 0)<="0000";S_H(3 DOWNTO 0)<=S_H(3 DOWNTO 0)+1;ELSES_L(3 DOWNTO 0)<="0000";S_H(3 DOWNTO 0)<="0000";C<='1';END IF;END IF;IF CLR='1' THENS_L(3 DOWNTO 0)<="0000";S_H(3 DOWNTO 0)<="0000";END IF;OUT_H<=S_H;OUT_L<=S_L;END PROCESS;END ONE;分和秒计数器模块仿真波形如下从仿真波形可知，当计数到59时，下一个时钟上升沿到来时就清零了，并且产生进位信号，符合设计要求。
EDA课程设计报告--EDA数字抢答器
学生课程设计报告课程名称：EDA数字抢答器目录一、课程设计目的 (3)二、课程设计题目描述和要求 (3)三、课程设计报告内容 (4)四、结论 (21)五、结束语 (22)六、参考书目 (22)一、课程设计目的.设计一个可容纳4组参赛的数字式抢答器。
通过此次设计熟练掌握VHDL 语言，并掌握设计所用的软件。
二、课程设计题目描述和要求在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。
同时，还可以设置计分、犯规及奖惩计录等多种功能。
本设计的具体要求是：(1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。
(2) 电路具有第一抢答信号的鉴别和锁存功能。
(3) 系统具有计分电路。
(4) 系统具有犯规电路。
系统设计方案：系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮可以用如TA、TB表示；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用如LEDA、LEDB、LEDC、LEDD表示，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。
整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（犯规警告模块，输出显示模块）。
三、课程设计报告内容按照要求，我们可以将整个系统分为四个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块；译码显示模块。
对于需显示的信息，需要增加或外接译码器，进行显示译码。
考虑到实验开发平台提供的输出显示资源的限制，我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。
整个系统的大致组成框图如图2.1所示。
图2.1 LED A LED B LED C LED D3.1抢答鉴别模块3.1.1抢答鉴别模块的功能抢答队伍共分为四组A,B,C,D。
EDA-课程设计报告书
EDA-课程设计报告书《电子设计自动化EDA》课程设计报告书学号：08057102 班级：自动化081 姓名：陈婷指导教师：刘伟目录一、设计思想（一）、设计要求1、具有以24小时制时、分、秒记时、显示功能。
2、具有整点报时功能，整点报时的同时LED花样显示。
3、具有消零，调节小时，分钟功能。
4、设计精度要求为1s。
(二)、系统功能描述1.、系统输入：调时、调分，清零信号，分别用按键开关SETHOUR、SETMIN、RESET控制；计数时钟信号CLK采用2HZ时钟源，扫描时钟信号CLKDSP采用32HZ时钟源或更高；2、系统输出：8位八段共阴极数码管显示输出；LED花样显示输出；3、系统功能详细描述：计时：正常工作状态下，每日按24小时计时制，蜂鸣器无声，逢整点报时。
显示：要求采用扫描显示方式驱动8位8段数码管显示。
整点报时：蜂鸣器在“51”、“53”、“55”、“57”、“59”秒发音，结束时为整点；校时：在计时状态下，按下按键SETMIN设定分钟，按下按键SETHOUR设定小时。
（三）设计思路1、分别写出六进制、十进制、二十四进制、清零、设置时分、LED译码部分，在主体部分用元件例化语句计时，清零设置时分、LED译码，再加上扫描模块2、将六进制、十进制、二十四进制、清零、设置时分、LED译码、扫描模块分模块写在一个主中（四）系统电路结构框图二、设计步骤（一）各种进制的计时及时钟控制模块程序1、6进制library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter6 isport( clk,reset,set: in std_logic;ain:in std_logic_vector(3 downto 0);aout: out std_logic_vector(3 downto 0);co: out std_logic);end counter6;architecture art2 of counter6 issignal count:std_logic_vector(3 downto 0);beginprocess(clk)beginif (clk'event and clk='1')thenif(reset='0')then count<="0000";elsif(set='1')then count<=ain;elsif (count="0101")thencount<="0000";co<='1';else count<=count+1;co<='0';end if;end if;end process;aout<=count;end art2;2、10进制library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter10 isport(clk,reset,set: in std_logic;ain:std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0); co:out std_logic);end counter10;architecture art1 of counter10 issignal count:std_logic_vector(3 downto 0);beginprocess(clk)beginif(clk'event and clk='1') thenif(reset='0')then count<="0000";elsif(set='1')then count<=ain;elsif(count="1001") thencount<="0000";co<='1';else count<=count+1;co<='0';end if;end if;end process;aout<=count;end art1;3、24进制ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter24 isport( clk,reset,set: in std_logic;ainh:in std_logic_vector(3 downto 0);ainl:in std_logic_vector(3 downto 0);aout: out std_logic_vector(7 downto 0)); end counter24;architecture art3 of counter24 issignal count:std_logic_vector(7 downto 0); beginprocess(clk)beginif(clk'event and clk='1') thenif(reset='0')then count<="00000000";elsif(set='1')then count(7 downto 4)<=ainh;count(3 downto 0)<=ainl;elsif(count(7 downto 4)<"0011" ) thenif(count(7 downto 4)="0010" and count(3 downto 0)="0011") thencount<="00000000";elsif(count(3 downto 0)="1001") thencount(3 downto 0)<="0000";count(7 downto 4)<=count(7 downto 4)+1;else count(3 downto 0)<=count(3 downto 0)+1;end if;end if;end if;--end if;end process;aout<=count;end art3;（二）系统整体程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clock isport(clk,b1,clks: in std_logic;reset: in std_logic;setmin,sethour: in std_logic;minutell,minutehh,hourll,hourhh,b2:instd_logic_vector(3 downto 0);secondl,secondh:out std_logic_vector(3 downto 0);--second0,second2:out std_logic_vector(6 downto 0);minutel,minuteh:out std_logic_vector(3 downto 0);--minute0,minute2:out std_logic_vector(6 downto 0);hourl,hourh:out std_logic_vector(3 downto 0); --hour0,hour2,dout:out std_logic_vector(6 downto 0);dout:out std_logic_vector(6 downto 0);s:out std_logic_vector(2 downto 0); singing,light: out std_logic);end clock;architecture art of clock iscomponent counter10 isport(clk,reset,set: in std_logic;ain:in std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0);co:out std_logic);end component;component counter6 isport(clk,reset,set: in std_logic;ain:in std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0);co:out std_logic);end component;component counter24 isport(clk,reset,set: in std_logic;ainh,ainl:std_logic_vector(3 downto 0);aout:out std_logic_vector(7 downto 0));end component;component led7 isport(ain: in std_logic_vector(3 downto 0);aout:out std_logic_vector(6 downto 0));end component;signal cs0,cs1,cm0,cm1:std_logic;signals0,s1,m0,m1,h0,h1,cout:std_logic_vector(3 downto 0);signal h:std_logic_vector(7 downto 0);signal count:std_logic_vector(2 downto 0);beginh0<=h(3 downto 0);h1<=h(7 downto 4);u1:counter10 port map(clk=>clk,reset=>reset,set=>b1,ain=>b2,aou t=>s0,co=>cs0);u2:counter6 port map(clk=>cs0,reset=>reset,set=>b1,ain=>b2,aout=>s1,co=>cs1);u3:counter10portmap(clk=>cs1,reset=>reset,set=>setmin,ain=>mi nutell,aout=>m0,co=>cm0);u4:counter6portmap(clk=>cm0,reset=>reset,set=>setmin,ain=> minutehh,aout=>m1,co=>cm1);u5:counter24portmap(clk=>cm1,reset=>reset,set=>sethour,ainl=> hourll,ainh=>hourhh,aout=>h);u6:led7 port map(ain=>cout,aout=>dout);secondl<=s0;secondh<=s1;minutel<=m0;minute h<=m1;hourl<=h0;hourh<=h1;process(m1,m0,s1,s0)beginif(m1="0101" and m0="1001" and s1="0101" and s0="1001") thensinging<='1';light<='1';else singing<='0';light<='0';end if;end process;process(clks)beginif(clks'event and clks='1') thenif (count="101") thencount<="000";else count<=count+1;end if;s<=count;CASE count ISwhen"000"=> cout<=s0;when"001"=> cout<=s1;when"010"=>cout<=m0;s<="010";when"011"=> cout<=m1 ;when"100"=> cout<=h0;when"101"=> cout<=h1;when others=> cout<="0000";end case;end if;end process;end art;三、调试过程(一)仿真波形1、6进制程序仿真波形2、10进制程仿真波形3、24进制程序仿真波形4、系统程序仿真波形（二）分析问题1:u6:led7 port map(ain=>secondl,aout=>second0);u7:led7 port map(ain=>secondh,aout=>second1);u8:led7 port map(ain=>minutel,aout=>minute0);u9:led7 port map(ain=>minuteh,aout=>minute1);u10:led7 port map(ain=>hourl,aout=>hour0);u11:led7 port map(ain=>hourh,aout=>hour1);问题分析：元件例化是并行语句，按此段代码LDE并行显示，每一个数码管都需要八个端口，这样就需要八排插口，而试验箱只有一排端口。
EDA课程设计报告
课程设计报告（理工类）课程名称： EDA技术专业班级：电子信息工程101 学生学号：学生姓名：所属院部：指导教师：20 11 ——20 12 学年第 2 学期设计项目名称：数字秒表设计实验地点：同组学生姓名：设计成绩：批改教师：批改时间：1.课程设计目的2.课程设计的基本要求3.课程设计类型二、仪器和设备三、设计过程1.设计内容和要求2.设计方法和开发步骤3.设计思路4.设计难点四、设计结果与分析1.思路问题以及测试结果失败分析2.程序简要说明1.课程设计目的1）根据设计要求，完成对数字秒表的设计。
2）进一步加强对MaxplusⅡ软件的应用和对VHDL语言的使用。
2.课程设计的基本要求1)提供的时钟信号频率为100Hz，实现计数从0.01s到0.1s,再到1s，10s,1min,10min,1h。
3.课程设计类型1)综合应用设计二、仪器和设备1.计算机，1台三、设计过程1.设计内容和要求1）用MaxplusⅡ软件编程实现六进制计数器、十进制计数器、分频器（3MHz——100MHz）模块。
2）编译各个模块，连接各模块，最终实现一小时的秒表计数功能。
2.设计方法和开发步骤1）编程实现十进制计数器十进制计数器源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity cnt10 isport(clk: in std_logic;clr: in std_logic;ena: in std_logic;cq: out integer range 0 to 15;carry_out: out std_logic);end entity cnt10;architecture art of cnt10 issignal cqi: integer range 0 to 15; beginprocess(clk,clr,ena)isbeginif clr='1'then cqi<=0;elsif clk'event and clk='1'then if ena='1'thenif cqi<9 then cqi<=cqi+1; else cqi<=0;end if;end if;end if;end process;process(cqi)isbeginif cqi=9 then carry_out<='1';else carry_out<='0';end if;end process;cq<=cqi;end architecture art;2）编程实现六进制计数器六进制计数器源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity cnt6 isport(clk: in std_logic;clr: in std_logic;ena: in std_logic;cq: out std_logic_vector(3 downto 0);carry_out: out std_logic);end entity cnt6;architecture art of cnt6 issignal cqi: std_logic_vector(3 downto 0);beginprocess(clk,clr,ena)isbeginif clr='1'then cqi<="0000";elsif clk'event and clk='1'thenif ena='1'thenif cqi="0101"then cqi<="0000";else cqi<=cqi+'1';end if;end if;end if;end process;process(cqi)isbeginif cqi="0000"then carry_out<='1';else carry_out<='0';end if;end process;cq<=cqi;end architecture art;3）编程实现分频器模块分频器源代码（3MHz—100Hz）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clkgen isport(clk: in std_logic;newclk: out std_logic);end entity clkgen;architecture art of clkgen issignal cnter:integer range 0 to 10#29999#; beginprocess(clk) isbeginif clk'event and clk='1' thenif cnter=29999 then cnter<=0;else cnter<=cnter+1;end if;end if;end process;process(cnter) isbeginif cnter=29999 then newclk<='1';else newclk<='0';end if;end process;end architecture art;3.设计思路因为实验硬件仿真提供3MHz的时钟信号，所以要用分频器实现3MHz 到100Hz的时钟信号的转换。
eda课程设计报告
eda课程设计报告一、课程目标知识目标：1. 学生能理解EDA（电子设计自动化）的基本概念，掌握EDA工具的使用方法。
2. 学生能运用EDA软件进行电路设计与仿真，理解并掌握数字电路的设计原理。
3. 学生了解并掌握基础的硬件描述语言（如VHDL/Verilog），能完成简单的数字系统设计。
技能目标：1. 学生通过EDA软件的操作，培养电子电路设计、仿真与验证的实际操作能力。
2. 学生通过小组合作完成设计项目，提高团队协作与沟通技巧。
3. 学生能够运用所学知识解决实际问题，具备一定的创新意识和动手能力。
情感态度价值观目标：1. 学生在EDA课程学习中，培养对电子科学技术的兴趣和探究精神。
2. 学生通过课程实践，增强自信心和成就感，激发进一步学习的动力。
3. 学生在学习过程中，树立正确的工程伦理观念，认识到技术发展对社会的责任和影响。
课程性质：本课程为电子信息工程及相关专业高年级学生的专业核心课程，旨在通过理论与实践相结合的教学，提高学生的电子设计能力。
学生特点：学生已具备一定的电子技术基础，具有较强的学习能力和实践欲望，对新技术和新工具充满好奇心。
教学要求：结合学生特点，注重培养实际操作能力，鼓励学生创新思维，提高解决实际问题的能力。
通过课程目标分解，确保学生在知识、技能和情感态度价值观方面的全面成长。
后续教学设计和评估将以此为基础，关注学生的学习成果。
二、教学内容根据课程目标，教学内容分为以下三个模块：1. EDA基本概念与工具使用- 教材章节：第一章 EDA技术概述，第二章 EDA工具简介- 内容列举：EDA发展历程，常用EDA软件介绍，软件安装与配置，基本操作流程。
2. 数字电路设计与仿真- 教材章节：第三章 数字电路设计基础，第四章 仿真技术- 内容列举：数字电路设计原理，EDA软件电路设计流程，仿真参数设置，波形分析与验证。
3. 硬件描述语言与数字系统设计- 教材章节：第五章 硬件描述语言，第六章 数字系统设计实例- 内容列举：硬件描述语言基础，VHDL/Verilog语法要点，简单数字系统设计方法，设计实例分析与实操。
eda课程设计时间报告
eda课程设计时间报告一、课程目标知识目标：1. 学生能理解EDA（电子设计自动化）的基本概念，掌握EDA工具的使用方法。
2. 学生能运用EDA软件完成基本的电路设计，如数字电路、模拟电路等。
3. 学生了解并掌握电路仿真、波形分析等技能。
技能目标：1. 学生能独立使用EDA工具进行电路设计和仿真。
2. 学生具备分析电路原理和优化电路设计的能力。
3. 学生能够通过团队合作，共同完成一个综合性的电路设计项目。
情感态度价值观目标：1. 学生培养对电子工程的兴趣，激发创新意识和探索精神。
2. 学生树立正确的工程观念，注重实践操作和工程应用。
3. 学生在团队协作中学会沟通、分享和承担责任，培养合作精神。
课程性质：本课程为实践性较强的课程，结合理论教学和实际操作，培养学生运用EDA工具进行电路设计和仿真的能力。
学生特点：本年级学生具备一定的电子基础知识，具有较强的学习能力和动手能力，对新鲜事物充满好奇心。
教学要求：结合学生特点和课程性质，注重理论与实践相结合，充分调动学生的主观能动性，培养其创新意识和实践能力。
在教学过程中，将目标分解为具体的学习成果，便于教学设计和评估。
二、教学内容本课程教学内容主要包括以下三个方面：1. EDA基本概念与工具使用- 了解EDA的发展历程、基本概念及其在电子工程设计中的应用。
- 学习并掌握主流EDA软件（如Multisim、Protel等）的基本操作和使用方法。
2. 电路设计与仿真- 学习数字电路、模拟电路的基本原理和设计方法。
- 利用EDA软件进行电路设计与仿真，分析电路性能，优化设计方案。
教学大纲：- 数字电路设计：组合逻辑电路、时序逻辑电路设计。
- 模拟电路设计：放大器、滤波器等电路设计。
- 电路仿真：仿真参数设置、波形分析、性能评估。
3. 综合性项目实践- 学生分组进行项目实践，运用所学知识完成一个具有实际意义的电路设计项目。
- 项目过程中，培养学生的团队协作、沟通能力及解决问题的能力。
EDA实验报告格式
一、格式要求《EDA 技术》实验报告采用统一格式，包括字体、图文要求，如果格式不符，则根据情况给予扣分。
书写格式:✧ 报告用A4纸，报告封皮使用学校指定的封皮。
✧ 报告正文最多不超过10页。
✧ 页面设置：上2，下2，左2，右2，页眉1.5，页脚1.75。
✧ 采用单倍行距，标准字符间距，西文、数字等符号均采用Times New Roman 体字。
✧ 标题用五号黑体字，正文用五号宋体字。
✧ 每个表格有表序和表题，表序和表题应写在表格上方正中，表序后空一格书写表题。
表序为：表1、表2……，表序和表题为小5号黑体字，表格内容为小5号宋体字。
✧ 插图必须精心制作，不得徒手画，照片图应清晰，线条要匀称，图面要整洁美观，尺寸不能过大（如一页只放两幅图）。
每幅插图应有图序和图题，图序和图题应放在图位下方居中处。
图序为：图1、图2…….，图题为该图名称。
图序和图题用小5号黑体字。
插图位于正文中引用该插图字段的后面。
插图应简洁，如图1所示，不需要画出波形周围多余的部分，如图2所示。
图1 合格的波形图插图图2 不合格的波形图插图三、报告模板如下，括号内为说明文字：实验题目：（五号黑体字）一、设计任务（五号黑体字）（内容字体为五号宋体，段首空两格）二、设计过程（五号黑体字）（内容为五号宋体，段首空两格。
包括设计思路、设计方案、设计步骤，如有程序，只需给出关键问题说明部分的程序，不宜过长）三、结论（五号黑体字）（内容字体为五号宋体，段首空两格。
包括设计结果、仿真波形及芯片资源占用情况等，并对各结果作简要分析。
）四、总结（五号黑体字）（内容字体为五号宋体，段首空两格，不少于500字）五、参考文献（五号黑体字）【1】作者，题名，出版年。
集成电路EDA课程设计报告
集成电路EDA课程设计报告班级：微电1302 姓名：李粒学号：1306090203 一、设计目标设计完成小型多功能信号发生器电路。
可产生正（余）弦波、方波、三角波和锯齿波。
二、技术指标1)工作电压+（-）12v；2)正、余弦波频率范围：10hz~100hz；3)方波和三角波输出频率:不大于30hz；4)方波幅度为14v；5)三角波和锯齿波幅度7v.6)最大输出电流大于80mA（负载电阻47Ω，如有可能，实现稳压输出：负载在一定范围内变化，信号电压大小不变）；7)方波占空比可调，输出频率连续可调。
三、设计原理该电路是由滞回比较器和积分电路和滤波器所组成。
从积分器输出反馈比较器的线路断开时，U1A与R1、R2、R3、R6组成电压比较器，运放的反向端接基准电压，即U-=0，同相断接输入电压Uin，R3位平衡电阻。
比较器的输出端的高电平等于正电源电压+Ucc,低电平等于负电源电压-UEE，当比较器U+=U-=0时，比较器翻转。
输出电压从高电平+Ucc跳到低电平-UEE，从低电平-UEE跳变到高电平+Ucc。
则可以求出门限电压。
反馈线路闭合，即比较器与积分器首尾相连形成闭环电路，则自动产生方波—三角波（改变R11则形成锯齿波），U1B积分电路电容成c1充放电时间分开，即T1≠T1时三角波产生电路变成锯齿波产生电路，改变R11，则可改变锯齿波的上升和下降的斜率。
周期T=2R11CR1/R2+R6,f=1/T.当三角波通过滤波器就产生了正弦波。
四、设计电路和实际指标⑴方波发生器方波从一般原理来分析,可以在滞回比较器电路的基础上,靠正反馈和RC充放电回路组成矩形波发生电路,由于滞回比较器的输出只有两种可能的状态，高电平或低电平，两种不同的输出电平式RC电路进行充电和放电，于是电容上的电压降升高或降低，而电容的电压又作为滞回比较器的输入电压，控制其输出端状态发生跳变，从而使RC电路由充电过程变成放电过程或相反，如此循环往复，周而复始，最后在滞回比较器的输出端即可得到一个高低电平变化周期性交替的方波信号．通过调节电位器来调节频率范围。
eda课程设计报告
eda课程设计报告本篇课程设计报告旨在介绍我所参加的EDA课程设计项目。
在这个项目中，我们学习了EDA（Electronic Design Automation）的基本概念和工具，并且设计了一个基于RTL（Register Transfer Level）的数字电路。
以下是具体内容：一、课程设计背景EDA是指用计算机辅助设计来协助电子设计工程师进行电子系统的设计、验证和实现。
EDA已经成为了电子工程领域中不可或缺的工具。
本次课程设计旨在让我们熟悉EDA工具的使用，理解数字电路设计和验证的基本原理。
二、课程设计内容我们采用了Verilog语言来描述数字电路，使用Xilinx Vivado 作为开发工具。
我们首先学习了Verilog的基本语法和编写方法，然后根据老师提供的案例，设计了一个基于RTL的数字电路——多功能计数器。
多功能计数器由三个模块组成：计数模块、比较模块和控制模块。
其中计数模块负责计数，比较模块负责比较计数器的值和一个给定的阈值，控制模块负责根据比较结果控制计数器的计数和清零。
我们使用Xilinx Vivado中的IP核生成器来构建这些模块，并将它们组合成一个完整的数字电路。
三、课程设计效果通过本次课程设计，我们掌握了EDA工具的基本使用和数字电路设计的基本原理。
我们通过自己的实践，加深了对Verilog语言的理解，并且学会了如何使用Xilinx Vivado来开发数字电路。
最终，我们成功实现了一个多功能计数器，并且对其进行了测试和验证，达到了预期效果。
四、总结EDA课程设计为我们打下了坚实的数字电路设计基础，使我们更加熟练地使用EDA工具，同时也为我们今后的学习和工作奠定了基础。
我们将继续探索EDA工具的应用，深入了解数字电路设计的原理和方法，为电子工程领域做出更多的贡献。