四位加法器的电路图
实验二半加器全加器
1 3 8 10
VCC
16
4
7
11 13 B1 B0 CI
A3 A2 A1 A0 5 12 V CC GND S3 15 2
B3 B2
74283
S2 S1 6 S0 9 CO 14
LED
图2-2-5 4位二进制加法器功能测试电路
表2-2-5 4位二进制加法器数据表
B 3 B 2 B1 B 0 A 3 A 2 A 1 A 0 S3S 2S1S0
实验内容
1．7486型异或门功能测试 图2-2-1中任一个异或门进行实验，输入端接逻 辑开关，输出端接LED显示。将实验结果填入表 2-2-2中，并判断功能是否正确，写出逻辑表达 式。
表2-2-2 异或门输入、输出电平关系数据表
输 入 端 A 0 0 1 1 B 0 1 0 1
输 出 端 Y
2．用异或门构成半加器 电路如图2-2-4所示，输入端 接逻辑开关，输出端接LED显 示。 将实验结果填入表2-23中，判断结果是否正确，写 出和S及进位CO的逻辑表达 式。
思考题
1. 如何利用7483和门电路实现BCD码 加法运算？ 2. 如何用两片7483实现8位二进制数加 法运算？ 3. 如何用与非门（7400）接成非门？
注意事项
1．在进行复杂电路实验时，应该先检测 所用到的每个单元电路功能是否正常，确 保单元电路能够正常工作。 2．每个集成电路工作时都必须接电源 （VCC）和地（GND）。
A3 A2 A1 A0 5 12 V CC GND S3 15 2
ห้องสมุดไป่ตู้
B3 B2
7483
S2 S1 6 S0 9 CO 14
预习要求
1．复习组合逻辑电路的分析方法，阅读教 材中有关半加器和全加器的内容，理解半 加器和全加器的工作原理。 2．熟悉7486、7483等集成电路的外形 和引脚定义。拟出检查电路逻辑功能的方 法。 3．熟悉BCD码、余3码和二进制码之间的 转换方法。 4．根据实验内容的要求，完成有关实验电 路的设计，拟好实验步骤。 5．写出预习报告，设计好记录表格。
BCD-7段译码器、四位超前进位加法器、四位数值比较器
BCD-7段译码器一、电路图a=A0A1'A2'A3'+A0'A1'A2A3'=A1'A3'(A0异或A2) （其中撇号’表示“非”）b=A3'A2A1'A0+A3'A2A1A0'=A3'A2(A1异或A0)c=A3'A2'A1A0'd=A3'A2'A1'A0+A3'A2A1A0+A3'A2A1'A0'e=(A2+A1+A0)(A1'+A0)f=A3'A2'A1'A0+A3'A2A1A0+A3'A2'A1g=A3'A2'A1'+A3'A2A1A0二、实验结果a)仿真结果{A3,A2,A1,A0}取遍0000，0001，0010，0011，0100，0101，0110，0111，1000，1001，结果均符合要求。
b)在实际FPGA中实验结果：符合要求。
三、结果分析a)输入值范围在0000-1001之间时，可以实现BCD码转7段显示码功能。
但在输入值超出范围时将显示乱码。
若不允许乱码出现，可将卡诺图中的不确定性项d全部改为需要的值，以提示输入错误或不显示任何内容。
但这将使电路规模大幅增加。
b)关键路径含3级门。
其中a，b使用了异或门，但异或门的输入均为原变量。
通过异或门的路径最多只需通过2级逻辑门。
若全部改用与门、或门，则必须有反变量输入，使a，b的关键路径仍然含有3级门，因此不能提升速度，但每个函数必需的带宽都将从4增加为8。
如果与门、或门过剩，异或门不足，且带宽不是制造过程中的制约因素，则更适宜使用与门、或门。
由以上可知，使用异或门可以避免反变量输入，节约1级非门的相应时间，节约带宽。
d函数在卡诺图的分布导致其无法很好化简，因此将占用较多带宽。
ALU
结论：当M=L、 Cn=1、 S3S2S1S0=1001时， ALU完成的功能是：
F=A加B
例3：当M=H、S3S2S1S0=1011时，ALU完成什么功能？ 解：
①Xi、Yi与Ai、Bi的关系如何？
P A B S A B S A B i
四位加法器 Cn 0 1 2 3 Cn+4
F0 F1 F2 F3
（2）M＝H
G13~G16输出均为1，位间不发生关系。
F0~F3为： Fi 1 Pi Gi 1 X i Y i X i Y i
X0 Y0 X1 Y1 X2 Y2 X3 X3
F0
F1
F2
F3
ALU是以Xi、Yi 为输入的异或非门。
组间：
GⅢ
C12 = G12 + P12G11 + P12P11G10 + P12P11P10G9 + P12P11P10P9CⅡ
PⅢ
所以 CⅢ = GⅢ + PⅢ CⅡ
4）第4组进位逻辑式
组内： C13 = G13 + P13CⅢ C14 = G14 + P14G13 + P14P13CⅢ C15 = G15 + P15G14 + P15P14G13 + P15P14P13CⅢ
例2：当M=L、Cn=1、S3S2S1S0=1001时，ALU完成什么功能？
解：
Pi Ai Bi S 2 Ai Bi S 3 Ai Bi
①Pi=？ Gi=？
G A B i Ai Bi S0 Bi S1
•
i
i
P ②Xi=？
i X i Yi
数字电路 加法器
简讲
思考题: 思考题: 利用MSI4位加法器设计实现8 二进制加/减法器. MSI4位加法器设计实现 利用MSI4位加法器设计实现8位二进制加/减法器.
BM
一位加/ 一位加/减法器
08计本(2) 08计本(2
讲解:第二小组
超前计算器
思考题: 思考题: 利用MSI4位加法器设计实现8 二进制加/减法器. MSI4位加法器设计实现 利用MSI4位加法器设计实现8位二进制加/减法器.
M
广东技术师范学院
数字电子技术基础——加法器 数字电子技术基础——加法器
08计本(2) 08计本(2
Bi
0 0 1 1 0 0 1 1
Ci-1
0 1 0 1 0 1 0 1
Si
0 1 1 0 1 0 0 1
Ci
0 0 0 1 0 1 1 1
本位: Si = A i ⊕ Bi ⊕ Ci 1
进位:Ci = A i Bi + (A i ⊕ Bi )Ci 1
08计本(2) 08计本(2 讲解:第二小组
广东技术师范学院
压缩图
当M=0时,表示的是减法器 M=0时
广东技术师范学院
数字电子技术基础——加法器 数字电子技术基础——加法器
08计本(2) 08计本(2
讲解:第二小组
实现8位二进制加/减法器 实现8 二进制加/ ——波形图(加法)
广东技术师范学院
数字电子技术基础——加法器 数字电子技术基础——加法器
计本(2 计本(2)
S4 S3 S2 S1
=1
C4 A4A3A2A1 a4 a3 a2 a1
四位加法器
四位加法器一、实验要求掌握组合逻辑电路的基本分析和设计方法；理解半加器和全加器的工作原理，用硬件描述语言实现半加器和全加器的门级设计，并使用自己设计的半加器组件构建全加器；学会利用软件仿真和远程实验系统实现对数字电路的逻辑功能进行验证和分析。
二、实验原理半加器（Half Adder）是不考虑来自低位的进位信号，其输入为 1 bit 的被加数和加数，输出为两位：本位的和以及向高一位的进位。
考虑低位进位的1位二进制加法器称为全加器（Full Adder），其输入为被加数加数以及低一位来的进位，输出为本位的和及向高一位的进位。
一位全加器可以由两个半加器及一个或门连接而成，半加器和全加器逻辑结构分别如图所示。
利用全加器级联可以构成多位二进制加法器，下图所示为四位二进制加法电路，低一位的进位输出作为高一位的进位输入。
这种结构称为逐次进位加法器（Ripple Adder）。
由于逐次进位加法器的进位信号是在各级间逐级传递的，所以高位的输出必须等低位的进位输入稳定后才有效，这就使得逐次进位加法器的延时比较大，速度比较慢。
为了提高加法器的运算速度，需要对加法器的结构进行改进。
引入进位传递信号和进位产生信号的概念，有{P n=A n⊕B n G n=A n B n利用这两个信号，可以把和信号与进位输出信号表示为{S n=P n⊕C n−1 C n=P n C n−1+G n根据上面给出的进位输出表达式，可得C0=G0+ P0C−1C1=G1+ P1C0=G1+ P1G0+P1P0C−1C2=G2+ P2C1=G2+ P2G1+P2P1G0+ P2P1P0C−1C3=G3+ P3C2=G3+ P3G2+P3P2G1+ P3P2P1G0+ P3P2P1P0C−1由于各级的进位传递信号和进位产生信号是同时生成的，所以各级的进位输出信号不再需要等待低一位的进位输入信号，从而大大减小了整个电路的延时，提高的加法器的运算速度。
四位超前进位加法器
1.课程设计名称四位超前进位加法器2.课程设计内容设计一个四位加法器，要求要有超前进位，减小输出的延迟，采用0.13um工艺设计。
3.课程设计目的训练学生综合运用学过的数字集成电路的基本知识，独立设计相对复杂的数字集成电路的能力。
4.课程设计要求4.1、按设计指导书中要求的格式书写，所有的内容一律打印；4.2、报告内容包括设计过程、仿真的HSPICE网表，软件仿真的结果及分析、延时的手工计算；4.3、要有整体电路原理图，仿真的波形图；4.4、软件仿真必须要有必要的说明；要给出各个输入信号的具体波形和输出信号的测试结果。
4.5、写出对应的HSPICE设计网表，网表仿真结果符合设计要求。
把仿真图形附在报告上。
4.6、设输入端的电容为C，输出端的负载电容为5000C inv，从输入到输出任意找一通inv路，优化通路延时，手工计算确定通路中每个门对应的晶体管的尺寸。
每组三个同学选择不能为同一通路。
此部分的计算参数可采用书中第六章的参数。
4.7、各种器件的具体结构可参考阎石的《数字电子技术基础》一书。
不允许有完全一样的报告，对于报告完全相同者，记为不及格。
5.使用软件软件为HSPICE和COSMOS-SCOPE。
6.课程设计原理由全加器的真值表可得S i和C i的逻辑表达式：定义两个中间变量G i和P i：当A i＝B i＝1时，G i＝1，由C i的表达式可得C i＝1，即产生进位，所以G i 称为产生量变。
若P i＝1，则A i·B i＝0，C i＝C i-1，即P i＝1时，低位的进位能传送到高位的进位输出端，故P i称为传输变量，这两个变量都与进位信号无关。
将G i和P i代入S i和C i得：进而可得各位进位信号的逻辑表达如下：根据逻辑表达式做出电路图（如图）：逻辑功能图中有2输入异或门，2输入与门，3输入与门，4输入与门，2输入或门，3输入或门，4输入或门，其转化成CMOS晶体管图如下：7.课程设计网表*xor 2.subckt xor2 a b c d fmxorpa 1 a vdd vdd pmos l=2 w=8 mxorpb f d 1 vdd pmos l=2 w=8 mxorpc 2 b vdd vdd pmos l=2 w=8 mxorpd f c 2 vdd pmos l=2 w=8 mxorna f a 3 0 nmos l=2 w=4 mxornb 3 b 0 0 nmos l=2 w=4 mxornc f c 4 0 nmos l=2 w=4 mxornd 4 d 0 0 nmos l=2 w=4.ends xor2*and2.subckt and2 a b fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4mandna f a 1 0 nmos l=2 w=4 mandnb 1 b 0 0 nmos l=2 w=4.ends and2*and3.subckt and3 a b c fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=6 mandnb 1 b 2 0 nmos l=2 w=6 mandnc 2 c 0 0 nmos l=2 w=6.ends and3*and4.subckt and4 a b c d fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandpd f d vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=8 mandnb 1 b 2 0 nmos l=2 w=8 mandnc 2 c 3 0 nmos l=2 w=8 mandnd 3 d 0 0 nmos l=2 w=8.ends and4*or2.subckt or2 a b fmorpa 1 a vdd vdd pmos l=2 w=8 morpb f b 1 vdd pmos l=2 w=8 mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4.ends or2*or3.subckt or3 a b c fmorpa 1 a vdd vdd pmos l=2 w=12 morpb 2 b 1 vdd pmos l=2 w=12 morpc f c 2 vdd pmos l=2 w=12 mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4.ends or3*or4.subckt or4 a b c d fmorpa 1 a vdd vdd pmos l=2 w=16morpb 2 b 1 vdd pmos l=2 w=16morpc 3 c 2 vdd pmos l=2 w=16morpd f d 3 vdd pmos l=2 w=16mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4mnd f d 0 0 nmos l=2 w=4.ends or4*not.subckt not a fmnotpa f a vdd vdd pmos l=2 w=4 mnotna f a 0 0 nmos l=2 w=2.ends not *反相器*or21.subckt or21 a b fxor2 a b 1 or2xnot 1 f not.ends or21 *2输入或门*or31.subckt or31 a b c fxor3 a b c 1 or3xnot 1 f not.ends or31 *3输入或门*or41.subckt or41 a b c d fxor4 a b c d 1 or4xnot 1 f not.ends or41 *4输入或门*xor21.subckt xor21 a b fxm a A5 notxn b B5 notxxor a b A5 B5 f xor2.ends xor21 * 2输入异或门*and21.subckt and21 a b fxand2 a b 1 and2xnot 1 f not.ends and21 *2输入与门*and31.subckt and31 a b c fxand3 a b c 1 and3xnot 1 f not.ends and31 *3输入与门*and41.subckt and41 a b c d fxand4 a b c d 1 and4xnot 1 f not.ends and41 *4输入与门xxor211 a1 b1 p1 xor21xxor212 a2 b2 p2 xor21xxor213 a3 b3 p3 xor21xxor214 a4 b4 p4 xor21xand211 a1 b1 g1 and21xand212 a2 b2 g2 and21xand213 a3 b3 g3 and21xand214 p1 c0 m0 and21xor211 m0 g1 c1 or21 *进位C1xand311 p2 p1 c0 m1 and31xand215 p2 g1 m2 and21xor312 g2 m1 m2 c2 or31 *进位C2 xand411 p3 p2 p1 c0 m3 and41xand313 p3 p2 g1 m4 and31xand216 p3 g2 m5 and21xor412 m3 m4 m5 g3 c3 or41 *进位C3 xxor215 p1 c0 s1 xor21 *输出s1xxor216 p2 c1 s2 xor21 *输出s2xxor217 p3 c2 s3 xor21 *输出s3xxor218 p4 c3 s4 xor21 *输出s4.include "c:\lib\130nm_bulk.l"tt.opt scale=0.05u.global vdd gndvdd vdd 0 1.2va1 a1 0 pulse 1.2 1.2 20n 1f 1f 30n 100nva2 a2 0 pulse 0 0 20n 1f 1f 30n 100nva3 a3 0 pulse 0 0 20n 1f 1f 30n 100nva4 a4 0 pulse 0 0 20n 1f 1f 30n 100nvb1 b1 0 pulse 1.2 1.2 20n 1f 1f 30n 100n vb2 b2 0 pulse 1.2 1.2 20 1f 1f 30n 100nvb3 b3 0 pulse 0 0 20n 1f 1f 30n 100nvb4 b4 0 pulse 1.2 1.2 20n 1f 1f 30n 100nvc0 c0 0 pulse 0 0 4n 1f 1f 0n 100n.tran 1n 100n.plot tran v(s1).plot tran v(s2).plot tran v(s3).plot tran v(s4).end8.结果及分析由波形可知:当输入a1=1，b1=1，前一级进位c0=0时，s1=a1+b1+c0=0，下一级进位c1=1.由波形可知:当输入a2=0，b2=1，前一级进位c1=1时，s2=a2+b2+c1=0，下一级进位c2=1.由波形可知:当输入a3=0，b3=0，前一级进位c2=1时，s3=a3+b3+c2=1，下一级进位c3=0.由波形可知:当输入a4=0，b4=1，前一级进位c3=0时，s4=a4+b4+c2=1。
4位二进制全加器的设计
4位二进制全加器的设计摘要加法器是产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。
在电子学中，加法器是一种数位电路，其可进行数字的加法计算。
在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。
加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运行速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行加法器的资源占用差距也会越来越大。
我们采用4位二进制并行加法器作为折中选择，所选加法器为4位二进制先行进位的74LS283，它从C0到C4输出的传输延迟很短，只用了几级逻辑来形成和及进位输出，由其构成4位二进制全加器，并用proteus进行仿真。
关键字全加器，四位二进制，迭代电路，并行进位，74LS283，proteus仿真总电路设计一、硬件电路的设计该4位二进制全加器以74LS283（图1）为核心，采用先行进位方式，极大地提高了电路运行速度，下面是对4位全加器电路设计的具体分析。
图11）全加器（full-adder ）全加器是一种由被加数、加数和来自低位的进位数三者相加的运算器。
基本功能是实现二进制加法。
全加器的功能表输入输出输入输出逻辑表达式：CIB A S ⊕⊕==AB'CI'+A'BCI'+A'B'CI+ABCI()AB CI B A CO ++=其中，如果输入有奇数个1，则S 为1；如果输入有2个或2个以上的1，则CO=1。
实现全加器等式的门级电路图如图2所示，逻辑符号如图3所示.图2图32）四位二级制加法器 a) 串行进位加法器四位二进制加法器为4个全加器的级联，每个处理一位。
全加器
Ai
∑
Si
Bi
Ci-1 CI CO Ci
44
3. 加法器 实现多位加法运算的电路
两个4 位二进数制相加的过程
1101 + 1001
1 0 01
101 1 0
两个二进制数相加时，也分为不考虑低 位来的进位和考虑低位进位两种情况。 同时必须考虑各个位的进位
55
3. 加法器 4位加法器逻辑框图
加数 被加数 低位进位
组合逻辑电路
1.加法器概念 2.加法器应用
11
加法器概念： 两个1 位二进制数相加
分为不考虑低位来的进位和考虑低位进位两种情况
1.半加器：只考虑本位两个二进制数相加，而不考虑来自低位进 位的运算电路。
2.全加器：除考虑本位两个二进制数相加外，还考虑来自低位进 位的运算电路。
A
S
∑
B
C
Ai
Si
Bi
∑
C2 FA3
C3 进位逻辑 C3
S0
S1
S2
S3
• 进位输入是由专门的“进位逻辑门”来提供 • 该门综合所有低位的加数、被加数及最低位进位输入
超前进位加法器使每位的进位直接由加数和被加数 产生，而无需等待低位的进位信号
99
74LS283逻辑图
B3
&
≥1
A3
B2
&
≥1
A2
B1
&
≥1
A1
B0
&
≥1
A0
进位 和
66
3. 加法器 实现多位加法运算的电路
串行进位加法器
其低位进位输出端依次连至相邻高位的进
位输入端，最低位进位输入端接地。因此，高位 数的相加必须等到低位运算完成后才能进行，这 种进位方式称为串行进位。运算速度较慢。
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武汉大学教学实验报告
信息管理学院信息管理与信息系统专业2015年9月14 日
二、实验操作部分
1. 实验数据、表格及数据处理
2. 实验操作过程（可用图表示）
3. 结论
一、半加器
两个一位二进制数相加，叫做半加，实现半加操作的电路，称为半加器。
所谓“半加”，就是只考虑两个加数本身的求和，而没有考虑地位来的进位数。
半加器逻辑图及符号
二、全加器
全加器可用两个半加器和一个或门组成，如图所示。
A i和B i在第一个半加器中相加，得出的和再跟C i-1在第二个半加器中相加，即得出全加和S i。
两个半加器的进位数通过或门输出作为本位的进位数C i。
全加器逻辑图及符号
三、74238
74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。
四位超前进位加法器真值表：
进而可得各位进位信号的逻辑表达如下：（来自参考资料）
电路图如下（来自参考资料）
四、四位二进制串行进位加法器逻辑图
三、实验效果分析（包括仪器设备等使用效果）。