8位二进制加法器

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8位可控加减法电路设计logisim的源码

8位可控加减法电路设计logisim的源码在Logisim中设计8位可控加减法电路的源码Logisim是一款功能强大的数字逻辑电路仿真软件，在本文中，我们将使用Logisim来设计一个8位可控加减法电路的源码。

此电路能够接收两个8位的二进制数，并根据一个控制信号来选择加法或减法运算。

我们将详细讲解设计思路，并提供完整的源码。

首先，我们需要了解8位加减法电路的基本原理。

在二进制加法中，我们使用全加器来进行每一位的相加操作。

而在二进制减法中，我们需要借位操作，即从上一位借一位。

因此，我们需要在电路中加入一个标志位，来表示是否进行借位操作。

接下来，我们进入Logisim软件，创建一个新的电路文件。

我们将会用到输入端口、输出端口、全加器和标志位等组件。

在Logisim中，这些组件可以通过点击"工具箱"中的相应图标来添加到电路中。

然后，我们需要添加两个8位输入端口，分别用于输入被加数和加数。

同样地，我们还需要添加一个1位输入端口，用于输入控制信号，以选择加法或减法运算。

最后，我们添加一个9位输出端口，用于输出运算结果和标志位。

接下来，我们将使用全加器来设计并实现8位的加法器。

首先，我们需要使用8个全加器分别对每一位进行加法运算。

每个全加器由三个输入和两个输出构成，分别为输入位、被加数位和进位位，以及输出位和进位输出位。

我们将使用门电路来实现全加器的功能。

在Logisim中，我们可以在工具箱中找到门电路的相关组件，如AND门和XOR门。

我们需要依次连接这些门电路组件，来构建一个全加器。

为了方便起见，我们可以先绘制一个全加器的单元电路，然后将其复制并连续地连接起来，形成一个8位加法器。

对于减法运算，我们需要使用补码的方式进行计算。

我们可以通过将减数取反并加1来得到减法的结果。

为了实现这一功能，我们需要对减数进行取反操作，并添加一个加法器。

在加法器后面，我们添加一个标志位来判断是否进行借位操作。

八位加法器原理

八位加法器原理八位加法器是数字电路中常见的电路之一。

它的功能是将两个八位二进制数相加并输出结果。

在这个过程中，它需要进行多项运算，同时需要进行进位和溢出的处理。

下面我们就来详细了解一下八位加法器的原理。

八位加法器常见的实现方法是采用全加器的形式。

全加器由三个输入，即两个加数和进位信号，一个输出，即相加结果，以及一个输出，即输出进位信号。

而八位加法器则由八个全加器按照一定的结构组成。

在实际电路中，每个全加器只需三个晶体管和几个电阻等简单元器件即可实现。

当两个加数为A和B，并且它们的二进制位分别为a1,a2,a3...a8和b1,b2,b3...b8时，它们的相加结果可以用以下形式表示：S = a1 ⊕ b1 ⊕ C0a2 ⊕ b2 ⊕ Ci...a8 ⊕ b8 ⊕ Ci+6其中“⊕”表示异或运算，C0表示初始进位信号（一般为0），Ci表示第i位的进位信号，Si表示第i位的相加结果。

为了方便电路的设计和布线，通常把八个全加器按照位数分别编组，构成类似于“树”的结构，并设置相应的进位信号的传递逻辑。

具体来说，从最低位（即a1和b1）的全加器开始，将它的输出进位信号Ci接到第i+1位的全加器的进位信号输入端，直到第八位（即a8和b8）的全加器。

最终的相加结果S就是第八个全加器的输出。

在运算的过程中，如果某一位相加后的结果超出了8位二进制数的表示范围，则会发生溢出。

当发生溢出时，需要将结果重新调整，使其符合8位二进制数的表示规范。

此外，如果最高位的进位信号Ci+7为1，则也需要进行进位的处理。

总之，八位加法器是数字电路中一个常见、基础的电路。

通过它的组合运算，我们可以获得两个二进制数的和，并进行进位和溢出的处理。

理解八位加法器的原理和运作方式，对于数字电路的学习和设计都有很大的指导意义。

应用VHDL语言设计八位二进制加法器

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§4.2 完成工作任务的引导
一、资讯
要完成应用VHDL语言设计出一个八位二进制加法器，请大家认真阅读4.3节所介绍的基本内容，并复习3.2节的有关介绍。
二、计划
类似3.2节中提出有3种应用原理图设计输入法实现八位二进制
加法器的方案，应用VHDL语言设计八位二进制加法器也有多种
方案。
第一种方案:以8个全加器为底层模块，用VHDL语言层次设计
法设计八位二进制加法器。
第二种方案:运用在程序包ieee.std_logic_signed中定义
的标准逻辑位矢量的加法来设计八位二进制加法器。
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§4.2 完成工作任务的引导
第三种方案:应用VHDL语言设计法中的LPM方法来设计八位二进制加法器。
三、决策
第一种方案与第3章的第一种方案相似，其实这种方案不是设计上最简单的方案，也不是性能最好的方案。但它所应用的层次设计法是VHDL语言设计中重要的一种方法，建议大家应用这种方法做一次。
第4章应用VHDL语言方法设计八位二进制加法器
【要求】
应用VHDL语言设计八位二进制加法器
【知识点】•ຫໍສະໝຸດ 应用VHDL语言设计八位二进制加法器
•
掌握VHDL语言输入法
•
掌握VHDL语言层次化设计方法
【重点和难点】
应用VHDL语言设计八位二进制加法器
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第4章应用VHDL语言方法设计八位二进制加法器
end add4;
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§4.3 相关技术基础知识与基本技能
architecture b of add4 is signal ct:std_logic_vector(6 downto 0); component fulladd is

EDA8位二进制并行加法器

实验二：8位加法器的设计1．实验目的（1）学习Quartus Ⅱ/ISE Suite/ispLEVER软件的基本使用方法。

（2）学习GW48-CK或其他EDA实验开发系统的基本使用方法。

（3）了解VHDL程序的基本结构。

2.实验内容设计并调试好一个由两个4位二进制加法器级联而成的8位二进制并行加法器，并用GW48-CK或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。

3．实验要求（1）画出系统的原理图，说明系统中各主要组成部分的功能。

（2）编写各个VHDL源程序。

（3）根据系统的功能，选好测试用例，画出测试输入信号波形或编号测试程序。

（4）根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。

（5）记录系统仿真、逻辑综合及硬件验证结果。

（6）记录实验过程中出现的问题及解决办法。

4.实验条件（1）开发条件：Quartus Ⅱ 8.0。

（2）实验设备：GW48-CK实验开发系统。

（3）拟用芯片：EPM7128S-PL84。

5.实验设计1）系统原理图为了简化设计并便于显示，本加法器电路ADDER8B的设计分为两个层次，其中底层电路包括两个二进制加法器模块ADDER4B，再由这两个模块按照图2.1所示的原理图构成顶层电路ADDER8B。

ADDER4B图2.1 ADDER4B电路原理图A8[7..0]图 2.1 ADDER8B电路原理图2）VHDL程序加法器ADDER8B的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。

ADDER4B的VHDL源程序：--ADDER4B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER4B ISPORT(C4:IN STD_LOGIC;A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4: OUT STD_LOGIC);END ENTITY ADDER4B;ARCHITECTURE ART OF ADDER4B ISSIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINA5<='0'&A4;B5<='0'&B4;S5<=A5+B5+C4;S4<=S5(3 DOWNTO 0);CO4<=S5(4);END ARCHITECTURE ART;ADDER8B的VHDL源程序：--ADDER8B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8B ISPORT(C8: IN STD_LOGIC;A8: IN STD_LOGIC_VECTOR(7 DOWNTO 0);B8: IN STD_LOGIC_VECTOR(7 DOWNTO 0);S8: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);CO8: OUT STD_LOGIC );END ENTITY ADDER8B;ARCHITECTURE ART OF ADDER8B ISCOMPONENT ADDER4B ISPORT(C4: IN STD_LOGIC;A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4: OUT STD_LOGIC );END COMPONENT ADDER4B;SIGNAL SC: STD_LOGIC;BEGINU1:ADDER4B PORT MAP(C4=>C8,A4=>A8(3 DOWNTO 0),B4=>B8(3 DOWNTO 0),S4=>S8(3 DOWNTO 0),CO4=>SC);U2:ADDER4B PORT MAP(C4=>SC,A4=>A8(7 DOWNTO 4),B4=>B8(7 DOWNTO 4),S4=>S8(7 DOWNTO 4),CO4=>CO8);END ARCHITECTURE ART;CTRLS的VHDL程序--CTRLS.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CTRLS ISPORT(CLK: IN STD_LOGIC;SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END ENTITY CTRLS;ARCHITECTURE ART OF CTRLS ISSIGNAL CNT:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK) ISBEGINIF CLK'EVENT AND CLK='1' THENIF CNT="111" THENCNT<="000";ELSECNT<=CNT+'1';END IF;END IF;END PROCESS;SEL<=CNT;END ARCHITECTURE ART;DISPLAY的VHDL程序--DISPLAY.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DISPLAY ISPORT( SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0); -- DATAIN: IN STD_LOGIC_VECTOR(15 DOWNTO 0); DATAIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0); COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --LEDW: OUT STD_LOGIC_VECTOR(2 DOWNTO 0); SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY DISPLAY;ARCHITECTURE ART OF DISPLAY ISSIGNAL DATA: STD_LOGIC_VECTOR(3 DOWNTO 0);-- SIGNAL DATA: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINP1:PROCESS(SEL) ISBEGINCASE SEL ISWHEN"000"=>COM<="11111110";WHEN"001"=>COM<="11111101";WHEN"010"=>COM<="11111011";WHEN"011"=>COM<="11110111";WHEN"100"=>COM<="11101111";WHEN"101"=>COM<="11011111";WHEN"110"=>COM<="10111111";WHEN"111"=>COM<="01111111";WHEN OTHERS=>COM<="11111111";END CASE;END PROCESS P1;--LEDW<=SEL;P2:PROCESS(SEL)BEGINCASE SEL ISWHEN"000"=>DATA<=DATAIN(3 DOWNTO 0);WHEN"001"=>DATA<=DATAIN(7 DOWNTO 4);-- WHEN"010"=>DATA<=DATAIN(11 DOWNTO 8);-- WHEN"011"=>DATA<=DATAIN(15 DOWNTO 12); WHEN OTHERS=>DATA<="0000";END CASE;CASE DATA ISWHEN"0000"=>SEG<="00111111";WHEN"0001"=>SEG<="00000110";WHEN"0010"=>SEG<="01011011";WHEN"0011"=>SEG<="01001111";WHEN"0100"=>SEG<="01100110";WHEN"0101"=>SEG<="01101101";WHEN"0110"=>SEG<="01111101";WHEN"0111"=>SEG<="00000111";WHEN"1000"=>SEG<="01111111";WHEN"1001"=>SEG<="01101111";WHEN OTHERS=>SEG<="00000000";END CASE;END PROCESS P2;END ARCHITECTURE ART;ADDER8B动态扫描的VHDL程序--ADDER8B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8B ISPORT(C8: IN STD_LOGIC;A8: IN STD_LOGIC_VECTOR(7 DOWNTO 0);B8: IN STD_LOGIC_VECTOR(7 DOWNTO 0);CLK:IN STD_LOGIC;-- S8: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); S8: BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0); CO8: OUT STD_LOGIC ;COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY ADDER8B;ARCHITECTURE ART OF ADDER8B IS--COMPONENT ADDER4BCOMPONENT ADDER4B ISPORT(C4: IN STD_LOGIC;A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4: OUT STD_LOGIC );END COMPONENT ADDER4B;--COMPONENT CTRLSCOMPONENT CTRLS ISPORT(CLK: IN STD_LOGIC;SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END COMPONENT CTRLS;--COMPONENT DISPLAYCOMPONENT DISPLAY ISPORT(SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0);--DATAIN: IN STD_LOGIC_VECTOR(15 DOWNTO 0);DATAIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0);COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END COMPONENT DISPLAY;SIGNAL SC: STD_LOGIC;SIGNAL SB: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINU1:ADDER4B PORT MAP(C4=>C8,A4=>A8(3 DOWNTO 0),B4=>B8(3 DOWNTO 0),S4=>S8(3 DOWNTO 0),CO4=>SC);U2:ADDER4B PORT MAP(C4=>SC,A4=>A8(7 DOWNTO 4),B4=>B8(7 DOWNTO 4),S4=>S8(7 DOWNTO 4),CO4=>CO8);U3:CTRLS PORT MAP(CLK,SB);U4:DISPLAY PORT MAP(SB,S8(7 DOWNTO 0),COM(7 DOWNTO 0),SEG(7 DOWNTO 0));END ARCHITECTURE ART;3）仿真波形设置本设计包括两个层次，因此先进行底层的二进制加法器ADDER4B的仿真，再进行顶层ADDER8B的仿真。

8位全加器

目录一、设计目的和要求 (1)1.课程设计目的 (1)2.课程设计的基本要求 (1)3.课程设计类型 (1)二、仪器和设备 (1)三、设计过程 (1)1.设计内容和要求 (1)2.设计方法和开发步骤 (2)3.设计思路 (2)4.设计难点 (4)四、设计结果与分析 (4)1.思路问题以及测试结果失败分析 (4)2.程序简要说明 (5)五、心得体会 (9)六、参考文献 (9)一、设计目的和要求1.课程设计目的设计一个带进位的八位二进制加法计数器：要求在MAX+plusⅡ10.2软件的工作平台上用VHDL语言层次设计出一个带进位的八位二进制加法器，并通过编译及时序仿真检查设计结果。

2.课程设计的基本要求全加器与带进位输入8位加法器设计要求我们通过8位全加器的设计掌握层次化设计的方法，充分理解全加器的设计过程，掌握一位全加器的程序，熟悉MAX+plusⅡ10.2软件的文本和原理图输入方法设计简单组合电路。

课程设计过程中要求能实现同步和异步的八位二进制全加器的设计。

3.课程设计类型EDA课程设计二、仪器和设备PC机、MAX+plusⅡ10.2软件三、设计过程1.设计内容和要求方法一：1.原理图输入完成半加器和1位全加器的设计，并封装入库2.层次化设计，建立顶层文件，由8个1位全加器串联构成8位全加器3.每一层次均需进行编译、综合、适配及仿真方法二：1. 原理图输入完成一个四位全加器的设计2.层次化设计，建立顶层文件，由2个4位全加器串联构成8位全加器3.每一层次均需进行编译、综合、适配及仿真2.设计方法和开发步骤加法器是数字系统中的基本逻辑器件。

例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。

但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。

多位加法器的构成有两种方式：并行进位和串行进位方式。

并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。

8位二进制全加器设计实验报告

EDA技术8位二进制全加器设计实验报告班级：学号：姓名：时间：2013-12-06目录方法一：自己写程序 (2)一、设计原理 (2)二、实验程序 (3)程序1：半加器描述 (3)程序2：一位二进制全加器设计顶层描述 (3)程序3：D触发器描述 (4)程序4：8位二进制加法器顶层描述 (4)三、编译及仿真结果 (9)方法二：使用LPM创立元件 (10)一、打开MegaWizard Plug-In Manager (10)二、按照提示，一步步完成全加器/全减器的创建 (10)三、创建成功，生成CMP文件 (10)四、调用CMP文件，例化元件，生成可以使用的元件。

(10)实验总结： (12)摘要我在本实验中用顶层设计思想，用半加器、全加器、D触发器例化出八位全加器，完成了八路加法器、寄存器/锁存器的设计，上升沿触发，使用了6个数码管，分别用于显示输入A，输入B和输出，输出结果也用红灯进行了显示，溢出用绿灯表示。

输入A用0~7号开关完成，输入B用10~17号开关完成，进位C 用8号开关完成。

实验要求完成八路全加器的设计，十六进制输出，上升沿触发，低电平复位，输入输出用数码管显示，用红灯显示输出，绿灯显示溢出。

方法一：自己写程序一、设计原理先写一个半加器，然后用两个半加器例化出一个全加器，再用八个全加器例化出一个八位全加器。

原理如图。

关于上升沿触发，使用D触发器和八位全加器进行例化，D触发器接同一个时钟。

最终完成上升沿触发的八位全加器的设计。

二、实验程序程序1：半加器描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (A, B : IN STD_LOGIC;CO, SO : OUT STD_LOGIC );END ENTITY h_adder;ARCHITECTURE FH1 OF h_adder ISBEGINSO <= NOT (A XOR (NOT B));CO <= A AND B;END ARCHITECTURE FH1;程序2：一位二进制全加器设计顶层描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISPORT (AIN, BIN, CIN : IN STD_LOGIC;COUT, SUM : OUT STD_LOGIC );END ENTITY f_adder;ARCHITECTURE FD1 OF f_adder ISCOMPONENT h_adder ISPORT (A, B : IN STD_LOGIC;CO, SO : OUT STD_LOGIC );END COMPONENT;SIGNAL D, E, F : STD_LOGIC;3BEGINU1 : h_adder PORT MAP(A => AIN, B => BIN, CO => D, SO => E);U2 : h_adder PORT MAP(A => E, B => CIN, CO => F, SO => SUM);COUT <= D OR F;END ARCHITECTURE FD1;程序3：D触发器描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DEF1 ISPORT (CLK : IN STD_LOGIC;D : IN STD_LOGIC;Q : OUT STD_LOGIC);END;ARCHITECTURE bhv OF DEF1 ISSIGNAL Q1 :STD_LOGIC;BEGINPROCESS (CLK)BEGINIF CLK'EVENT AND CLK = '1'THEN Q1<=D;END IF;Q<=Q1;END PROCESS;END bhv;程序4：8位二进制加法器顶层描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_adder8 ISPORT ( AIN, BIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);ASEGIN1,ASEGIN2, BSEGIN1,BSEGIN2 : BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0);CIN : IN STD_LOGIC;CLK : IN STD_LOGIC;SUM : BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);SEG1 : BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0);SEG2 : BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0);COUT : OUT STD_LOGIC );END f_adder8;ARCHITECTURE ONE OF f_adder8 ISCOMPONENT f_adder ISPORT (AIN, BIN, CIN : IN STD_LOGIC;COUT, SUM : OUT STD_LOGIC );END COMPONENT;COMPONENT DEF1 ISPORT (CLK : IN STD_LOGIC;D : IN STD_LOGIC;Q : OUT STD_LOGIC);END COMPONENT;SIGNAL C,C1, C2, C3,C4,C5,C6,C7: STD_LOGIC;SIGNAL a : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL b : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL s : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL ss : STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL sss : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINU1 : f_adder PORT MAP(AIN => a(0), BIN => b(0), CIN => CIN, SUM => s(0),COUT => C1);U2 : f_adder PORT MAP(AIN => a(1), BIN => b(1), CIN => C1, SUM => s(1),COUT => C2);U3 : f_adder PORT MAP(AIN => a(2), BIN => b(2), CIN => C2, SUM => s(2),COUT => C3);U4 : f_adder PORT MAP(AIN => a(3), BIN => b(3), CIN => C3, SUM => s(3),COUT => C4);U5 : f_adder PORT MAP(AIN => a(4), BIN => b(4), CIN => C4, SUM => s(4),COUT => C5);U6 : f_adder PORT MAP(AIN => a(5), BIN => b(5), CIN => C5, SUM => s(5),COUT => C6);U7 : f_adder PORT MAP(AIN => a(6), BIN => b(6), CIN => C6, SUM => s(6),COUT => C7);U8 : f_adder PORT MAP(AIN => a(7), BIN => b(7), CIN => C7, SUM => s(7),COUT => C);U9 : DEF1 PORT MAP(Q=>a(0),D=>AIN(0),CLK=>CLK);U10 : DEF1 PORT MAP(Q=>a(1),D=>AIN(1),CLK=>CLK);U11 : DEF1 PORT MAP(Q=>a(2),D=>AIN(2),CLK=>CLK);U12 : DEF1 PORT MAP(Q=>a(3),D=>AIN(3),CLK=>CLK);U13 : DEF1 PORT MAP(Q=>a(4),D=>AIN(4),CLK=>CLK);U14 : DEF1 PORT MAP(Q=>a(5),D=>AIN(5),CLK=>CLK);U15 : DEF1 PORT MAP(Q=>a(6),D=>AIN(6),CLK=>CLK);U16 : DEF1 PORT MAP(Q=>a(7),D=>AIN(7),CLK=>CLK);5U17 : DEF1 PORT MAP(Q=>b(0),D=>BIN(0),CLK=>CLK); U18 : DEF1 PORT MAP(Q=>b(1),D=>BIN(1),CLK=>CLK); U19 : DEF1 PORT MAP(Q=>b(2),D=>BIN(2),CLK=>CLK); U20 : DEF1 PORT MAP(Q=>b(3),D=>BIN(3),CLK=>CLK); U21 : DEF1 PORT MAP(Q=>b(4),D=>BIN(4),CLK=>CLK); U22 : DEF1 PORT MAP(Q=>b(5),D=>BIN(5),CLK=>CLK); U23 : DEF1 PORT MAP(Q=>b(6),D=>BIN(6),CLK=>CLK); U24 : DEF1 PORT MAP(Q=>b(7),D=>BIN(7),CLK=>CLK);U25 : DEF1 PORT MAP(Q=>SUM(0),D=>s(0),CLK=>CLK); U26 : DEF1 PORT MAP(Q=>SUM(1),D=>s(1),CLK=>CLK); U27 : DEF1 PORT MAP(Q=>SUM(2),D=>s(2),CLK=>CLK); U28 : DEF1 PORT MAP(Q=>SUM(3),D=>s(3),CLK=>CLK); U29 : DEF1 PORT MAP(Q=>SUM(4),D=>s(4),CLK=>CLK); U30 : DEF1 PORT MAP(Q=>SUM(5),D=>s(5),CLK=>CLK); U31 : DEF1 PORT MAP(Q=>SUM(6),D=>s(6),CLK=>CLK); U32 : DEF1 PORT MAP(Q=>SUM(7),D=>s(7),CLK=>CLK);U33 : DEF1 PORT MAP(Q=>COUT,D=>C,CLK=>CLK);PROCESS(CLK,AIN,BIN)VARIABLE sSeg1 : STD_LOGIC_VECTOR(7 DOWNTO 0);VARIABLE sSeg2 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINss(3 DOWNTO 0)<=SUM(3 DOWNTO 0);sss(3 DOWNTO 0)<=SUM(7 DOWNTO 4);sSeg1(7 DOWNTO 0):= AIN(7 DOWNTO 0);sSeg2(7 DOWNTO 0):= BIN(7 DOWNTO 0);CASE ss ISWHEN "0000" => SEG1 <= "";--0WHEN "0001" => SEG1 <= "";WHEN "0010" => SEG1 <="";WHEN "0011" => SEG1 <="";WHEN "0100" => SEG1 <="";WHEN "0101" => SEG1 <="";WHEN "0110" => SEG1 <="";WHEN "0111" => SEG1 <="";WHEN "1000" => SEG1 <="";WHEN "1001" => SEG1 <=""; --9WHEN "1010" => SEG1 <="";WHEN "1011" => SEG1 <="";WHEN "1100" => SEG1 <="";WHEN "1101" => SEG1 <="";WHEN "1110" => SEG1 <="";WHEN "1111" => SEG1 <="";WHEN OTHERS =>NULL;END CASE;CASE sss ISWHEN "0000" => SEG2 <= "";--0WHEN "0001" => SEG2 <= "";WHEN "0010" => SEG2 <="";WHEN "0011" => SEG2 <="";WHEN "0100" => SEG2 <="";WHEN "0101" => SEG2 <="";WHEN "0110" => SEG2 <="";WHEN "0111" => SEG2 <="";WHEN "1000" => SEG2 <="";WHEN "1001" => SEG2 <=""; --9WHEN "1010" => SEG2 <="";WHEN "1011" => SEG2 <="";WHEN "1100" => SEG2 <="";WHEN "1101" => SEG2 <="";WHEN "1110" => SEG2 <="";WHEN "1111" => SEG2 <="";WHEN OTHERS =>NULL;END CASE;CASE sSeg1(3 DOWNTO 0) ISWHEN "0000" => ASEGIN1 <= "";--0WHEN "0001" => ASEGIN1 <= "";WHEN "0010" => ASEGIN1 <="";WHEN "0011" => ASEGIN1 <="";WHEN "0100" => ASEGIN1 <="";WHEN "0101" => ASEGIN1 <="";WHEN "0110" => ASEGIN1 <="";WHEN "0111" => ASEGIN1<="";WHEN "1000" => ASEGIN1 <="";WHEN "1001" => ASEGIN1 <=""; --9WHEN "1010" => ASEGIN1 <="";WHEN "1011" => ASEGIN1 <="";WHEN "1100" => ASEGIN1 <="";WHEN "1101" => ASEGIN1 <="";WHEN "1110" => ASEGIN1 <="";WHEN "1111" => ASEGIN1 <="";WHEN OTHERS =>NULL;END CASE;7CASE sSeg1(7 DOWNTO 4) ISWHEN "0000" => ASEGIN2 <= "";--0 WHEN "0001" => ASEGIN2 <= "";WHEN "0010" => ASEGIN2 <="";WHEN "0011" => ASEGIN2 <="";WHEN "0100" => ASEGIN2 <="";WHEN "0101" => ASEGIN2 <="";WHEN "0110" => ASEGIN2 <="";WHEN "0111" => ASEGIN2<="";WHEN "1000" => ASEGIN2 <="";WHEN "1001" => ASEGIN2 <=""; --9 WHEN "1010" => ASEGIN2 <="";WHEN "1011" => ASEGIN2 <="";WHEN "1100" => ASEGIN2 <="";WHEN "1101" => ASEGIN2 <="";WHEN "1110" => ASEGIN2 <="";WHEN "1111" => ASEGIN2 <="";WHEN OTHERS =>NULL;END CASE;CASE sSeg2(3 DOWNTO 0) ISWHEN "0000" => BSEGIN1 <= "";--0 WHEN "0001" => BSEGIN1 <= "";WHEN "0010" => BSEGIN1 <="";WHEN "0011" => BSEGIN1 <="";WHEN "0100" => BSEGIN1 <="";WHEN "0101" => BSEGIN1 <="";WHEN "0110" => BSEGIN1 <="";WHEN "0111" => BSEGIN1<="";WHEN "1000" => BSEGIN1 <="";WHEN "1001" => BSEGIN1 <=""; --9 WHEN "1010" => BSEGIN1 <="";WHEN "1011" => BSEGIN1 <="";WHEN "1100" => BSEGIN1 <="";WHEN "1101" => BSEGIN1 <="";WHEN "1110" => BSEGIN1 <="";WHEN "1111" => BSEGIN1 <="";WHEN OTHERS =>NULL;END CASE;CASE sSeg2(7 DOWNTO 4) ISWHEN "0000" => BSEGIN2 <= "";--0 WHEN "0001" => BSEGIN2 <= "";WHEN "0010" => BSEGIN2 <="";WHEN "0011" => BSEGIN2 <="";WHEN "0100" => BSEGIN2 <="";WHEN "0101" => BSEGIN2 <="";WHEN "0110" => BSEGIN2 <="";WHEN "0111" => BSEGIN2<="";WHEN "1000" => BSEGIN2 <="";WHEN "1001" => BSEGIN2 <=""; --9WHEN "1010" => BSEGIN2 <="";WHEN "1011" => BSEGIN2 <="";WHEN "1100" => BSEGIN2 <="";WHEN "1101" => BSEGIN2 <="";WHEN "1110" => BSEGIN2 <="";WHEN "1111" => BSEGIN2 <="";WHEN OTHERS =>NULL;END CASE;END PROCESS;--U1 : f_adder PORT MAP(AIN => AIN(0), BIN => BIN(0), CIN => CIN, SUM => SUM(0), COUT => C1);--U2 : f_adder PORT MAP(AIN => AI N(1), BIN => BIN(1), CIN => C1, SUM => SUM(1), COUT => C2);--U3 : f_adder PORT MAP(AIN => AIN(2), BIN => BIN(2), CIN => C2, SUM => SUM(2), COUT => C3);--U4 : f_adder PORT MAP(AIN => AIN(3), BIN => BIN(3), CIN => C3, SUM => SUM(3), COUT => C4);--U5 : f_adder PORT MAP(AIN => AIN(4), BIN => BIN(4), CIN => C4, SUM => SUM(4), COUT => C5);--U6 : f_adder PORT MAP(AIN => AIN(5), BIN => BIN(5), CIN => C5, SUM => SUM(5), COUT => C6);--U7 : f_adder PORT MAP(AIN => AIN(6), BIN => BIN(6), CIN => C6, SUM => SUM(6), COUT => C7);--U8 : f_adder PORT MAP(AIN => AIN(7), BIN => BIN(7), CIN => C7, SUM => SUM(7), COUT => COUT);END ONE;三、编译及仿真结果程序波形仿真图9时间分析方法二：使用LPM创立元件一、打开MegaWizard Plug-In Manager二、按照提示，一步步完成全加器/全减器的创建三、创建成功，生成CMP文件四、调用CMP文件，例化元件，生成可以使用的元件。

8位二进制加法计算器

一：本实验设计的是一个8为二进制加法计算器，其功能就是对两个八位的二进制数执行加法运算，并可以异步清零。

二：电路可划分为三部分：半加器、全加器和复位电路。

1、半加器:真值表a b so co0 0 0 00 1 1 01 0 1 01 1 0 1电路图2全加器：由半加器和或门组成电路图3复位电路：复位电路通过en控制，当en为‘1’时，执行加法运算，输出正确的值，当en为‘0’时，输输出及结果为全0.三：实验波形仿真和VHDL1、仿真图：2、VHDL代码1)半加器h_adder：library ieee;use ieee.std_logic_1164.all;entity h_adder isport (a,b :in std_logic;co,so :out std_logic);end entity h_adder;architecture fh1 of h_adder isbeginso <= not(a xor (not b));co <= a and b ; end architecture fh1;2)或门or2a：library ieee;use ieee.std_logic_1164.all;entity or2a isport (a,b :in std_logic;c: out std_logic);end entity or2a;architecture one of or2a isbeginc <= a or b ;end architecture one;3)全加器f_adder：library ieee;use ieee.std_logic_1164.all;entity f_adder isport (ain,bin,cin:in std_logic;cout,sum:out std_logic);end entity f_adder;architecture fd1 of f_adder iscomponent h_adderport (a,b :in std_logic;co,so :out std_logic);end component;component or2aport (a,b :in std_logic;c: out std_logic);end component;signal d,e,f: std_logic;beginu1:h_adder port map(a=>ain,b=>bin,co=>d,so=>e);u2:h_adder port map(a=>e,b=>cin,co=>f,so=>sum);u3: or2a port map(a=>d,b=>f,c=>cout);end architecture fd1;4)与门and2a：library ieee;use ieee.std_logic_1164.all;entity and2a isport (a,b :in std_logic;c: out std_logic);end entity and2a;architecture one of and2a isbeginc <= a and b ;end architecture one;5)顶层设计文件library ieee;use ieee.std_logic_1164.all;entity zong isport (a1,a2,a3,a4,a5,a6,a7,a8,b1,b2,b3,b4,b5,b6,b7,b8,en :in std_logic;solution1,solution2,solution3,solution4,solution5,solution6,solution7,solution8,solution9 :out std_logic );end entity zong;architecture fh1 of zong iscomponent h_adderport (a,b :in std_logic;co,so :out std_logic);end component;component f_adderport (ain,bin,cin:in std_logic;cout,sum:out std_logic);end component;component and2aport (a,b :in std_logic;c: out std_logic);end component;signale2,e3,e4,e5,e6,e7,e8,e9,e10,e11,e12,e13,e14,e15,e16,e17,e18,e19,e20,e21,e22,e23,e24 :std_logi c;beginu1:and2a port map(a=>en,b=>a1,c=>e2);u2:and2a port map(a=>en,b=>a2,c=>e3);u3:and2a port map(a=>en,b=>a3,c=>e4);u4:and2a port map(a=>en,b=>a4,c=>e5);u5:and2a port map(a=>en,b=>a5,c=>e6);u6:and2a port map(a=>en,b=>a6,c=>e7);u7:and2a port map(a=>en,b=>a7,c=>e8);u8:and2a port map(a=>en,b=>a8,c=>e9);u9:and2a port map(a=>en,b=>b1,c=>e10);u10:and2a port map(a=>en,b=>b2,c=>e11);u11:and2a port map(a=>en,b=>b3,c=>e12);u12:and2a port map(a=>en,b=>b4,c=>e13);u13:and2a port map(a=>en,b=>b5,c=>e14);u14:and2a port map(a=>en,b=>b6,c=>e15);u15:and2a port map(a=>en,b=>b7,c=>e16);u16:and2a port map(a=>en,b=>b8,c=>e17);u17:h_adder port map(a=>e2,b=>e10,co=>e18,so=>solution1);u18:f_adder port map(ain=>e3,bin=>e11,cin=>e18,cout=>e19,sum=>solution2);u19:f_adder port map(ain=>e4,bin=>e12,cin=>e19,cout=>e20,sum=>solution3);u20:f_adder port map(ain=>e5,bin=>e13,cin=>e20,cout=>e21,sum=>solution4);u21:f_adder port map(ain=>e6,bin=>e14,cin=>e21,cout=>e22,sum=>solution5);u22:f_adder port map(ain=>e7,bin=>e15,cin=>e22,cout=>e23,sum=>solution6);u23:f_adder port map(ain=>e8,bin=>e16,cin=>e23,cout=>e24,sum=>solution7);u24:f_adder port map(ain=>e9,bin=>e17,cin=>e24,cout=>solution9,sum=>solution8);end architecture fh1;。

多位加法器电路图解

多位加法器电路图解前面讲过，半加器实现两个1位二进制数相加时不考虑低位的进位，输出变量只有两个（加数和被加数），而全加器实现两个1位二进制数相加时则考虑低位的进位，输入变量有3个（加数、被加数和低位的进位）。

多位二进制数相加的特点是：最低位时两个数最低位的相加，不需考虑进位。

其余各位都是3个数相加，包括加数、被加数和低位送来的进位。

任何位相加都产生本位和与向高位的进位两个结果。

因此要进行多位二进制数相加，最简洁的方法是将多个1位加法器进行级联，称为串行进位加法器。

图1与图2所示都是4位串行进位加法器。

图1所示电路中最低位都是半加器，其余各位是全加器，图2所示电路中都是全加器，最低位全加器的CI端接0。

从图中可见，两个4位相加数A3A2A1A0和B3B2B1B0的各位同时送到相应全加器的输入端，进位数串行传送，相加的结果是CO，S3S2S1S0。

1位加法器的个数等于相加数的位数。

图1 4位加法器电路(最低位是半加器)图2 4位加法器电路(最低位是全加器) 串行进位加法器的优点是电路比较简洁，缺点是速度比较慢。

由于进位信号是串行传递，最终一位的进位输出CO3要经过4位全加器传递之后才能形成。

假如进位增加，传输延迟时间将更长，工作速度更慢。

为了提高速度，人们又设计了一种多位数快速进位（又称超前进位）的加法器。

所谓快速进位，是指加法运算过程中，各级进位信号同时送到各位全加器的进位输入端。

现在的集成加法器大多采纳这种方法。

74LS283是一种典型的快速进位的集成4位二进制加法器。

图3所示为74LS283加法器的图形符号。

图3 74LS283型4位加法器的图形符号一片74LS283只能进行4位二进制数的加法运算，将多片74LS283进行级联，就可扩展加法运算的位数。

用2片74LS283组成的8位二进制数加法电路如图4所示。

图4 8位二进制数加法器电路。

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8位二进制加法器1.摘要:本次设计主要是如何实现8位二进制数的相加，即两个000到255之间的数相加，由于在实际中输入的往往是三位十进制数，因此，被加数和加数是两个三位十进制数，范围在000到255之间，通过六个二-十进制编码器（即74LS147)分别将加数和被加数的个位、十位、百位转换为8421BCD码，于是得到了两个12位字码，将它们接入三个四位超前进位并行加法器（即74LS283)，其中原加数三位十进制数的个位转换得到的四位BCD码与被加数三位十进制数的个位转换得到的四位BCD码相加，串入到第一个74LS283的接线端，得到一个四位8421BCD码。

同理，原加数和被加数的十位转换得到的四位BCD码相加也得到一个8421BCD码。

同理，百位也是如此。

需要注意的是:由于这12位BCD码是由三位十进制数转换过来的，因此在用加法器相加时，要逢10进一。

于是通过一些与非门、非门和加法器构成一个新的加法器，使该加法器能对这十二位BCD码进行计算，并且逢10进1，这样得到一个十二位BCD码，即相加结果三位十进制数所对应的BCD码，再通过7447数字显示译码器将这十二位8421BCD码还原成一个三位十进制数，用数码管显示出来，得到一个三位十进制数，即为所求的结果。

另外，本次设计不仅可以适用加数和被加数是000到255的数字，同时也适用于加数和被加数是000到999的任何一个数，这是本次设计的创新之处。

2.关键字:二-十进制编码器、四位超前进位并行加法器、7447七段数码显示译码器、逢十进一、数码管。

3.设计要求：1.八位二进制加数与被加数的输入;2.三位数码管显示;3.三位十进制加数与被加数的输入。

4.正文：第一章系统概述本次设计的目的是实现两个八位二进制数的相加，那么我们如何实现呢？通常在实际中输入的是三位十进制数，而要求是八位二进制数，八位二进制数换算成三位十进制数最大为255，也就是说要输入两个000到255之间的数。

要实现它们的相加，我们想到了三种思路，下面我说一下这三种思路。

第一种，当输入两个三位十进制数时，由于在数字电路中运算所用到的是二进制数，因此我们必须首先将十进制数转换为二进制数，于是一个问题出现了，那就是，我们如何实现十进制数到二进制数的转换，通过查阅相关资料，我们发现二-十进制编码器（也叫8421BCD 码编码器,在实际中通常指74LS147)可以实现从十进制数到二进制数的转换，于是我们通过二-十进制编码器来实现上述的转换。

由于二-十进制编码器可以实现一位十进制数到四位二进制数的转换，而题目中的是两个三位十进制数，因此我们就需要用到6个二-十进制编码器，分别将三位十进制数的个位、十位、百位转换为其各自对应的8421BCD码，于是我们得到了两个十二位的8421BCD码。

于是如何实现两个三位十进制数的相加这个问题就变成了如何实现两个十二位的8421BCD码相加这个新问题。

那么，如何实现呢？我们想到了加法器，常用的加法器74LS283能够实现四位二进制数的相加，于是我们就要将74LS283进行串联，实现十二位数的相加，但加法器74LS283的进位是逢16进1，而这两个十二位的8421BCD 码相加时的进位是逢10进1，那么就要对加法器74LS283的二进制和数进行修正，即加上一个6（0110），让其产生一个进位。

于是把大于9的项画在卡诺图里，另外考虑到若相加产生进位，则同样出现大于9的情况。

综合考虑，得到修正和数的条件，用与非门和与门来实现，得到了一个新的加法器，它可以实现逢10进1这个条件。

将这两个十二位的8421BCD 码分别接到三个新的加法器的输入端，得到一个新的十二位的8421BCD码。

由于结果要得到一个三位十进制数，因此再将这个十二位的8421BCD码通过三个7447七段显示译码器转换为一个三位十进制数，通过数码管将它显示出来，即为所求的结果。

第二种，当输入的不是三位十进制数而是八位二进制数时，我们如何实现它们的相加呢？我们知道，超前进位并行加法器74LS283可以实现四位二进制数的相加，于是，我们需要两个74LS283进行串联，这样我们就得到一个新的九位二进制数，其范围在000到510之间。

那么我们如何实现从九位二进制数到三位十进制数的转换呢？由于三位十进制数的个位、十位、百位分别对应一个四位8421BCD码，也就是说一个三位十进制数对应一个十二位的8421BCD码。

于是，问题就是，如何实现九位二进制数到十二位8421BCD码的转换？这样，我们就想到了译码器，通过4线-16线译码器74LS154来实现字码的转换。

这样，就得到了一个新的十二位8421BCD码，再通过7447七段数码显示译码器来实现8421BCD码到三位十进制数的转换，最后通过数码管显示出来，得到的就是所要求的的八位二进制数的和。

第三种，通过上述两种思路，我们会要进一步想到，能不能同时实现八位二进制数和三位十进制数的相加呢？那么我们可以对上述的思路加以扩展，假设输入的是三位十进制数，我们可以设法将其转换为八位二进制数，再通过加法器输出。

这样，我们既可以输入三位十进制数，也可以输入八位二进制数。

那么三位十进制数如何转换为八位二进制数呢?我们想到了二-十进制编码器，一个二-十进制编码器可以实现一位十进制数到四位二进制数的转换，那么我们就可以将一个二-十进制编码器和一些与非门组成一个新的二-十进制编码器来实现这个三位十进制数的十位到8421BCD码的转换；同理，三位十进制数的百位也可以这样转换。

于是三位十进制数就转换到了八位二进制数，接着，我们就可以用第二种思路来实现八位二进制数的相加。

通过这三种思路，经过分析验证，我们发现，由于在实际中我们遇到的往往是三位十进制数（范围主要在000到255之间），那么我们重点研究三位十进制的相加。

在实践论证中我们发现，由于第一种思路所用的元件少，且个位、十位、百位各自对称，因此在连接上方便可行，不易出错。

同时由于原理清晰，一旦出现错误，我们可以尽快发现问题并加以改正。

在论证第二种思路时，我们发现，在使用译码器时，由于使用的是4线-16线译码器74LS154，因此它有16个出线端。

而我们要实现九位二进制数到十二位BCD码的转换，就要有512个出线端，也就是512除以16，即32个译码器。

由于所用到的译码器数量冗长，在连接上容易出错。

因此并不采纳。

同理，第三种思路也是如此。

通过分析，可以得到各功能块的划分与组成。

首先我们看到的是控制电路，控制电路控制的是总体部分的工作和关闭，控制电路由开关组成，通过开关来实现总电路的控制。

在本次设计中，由开关来实现键盘的功能，通过九个开关来实现0到9的控制。

设计中一共用到54个开关。

接着，我们进入编码电路，编码电路，顾名思义，就是十进制数到二进制数的转换。

那么如何实现十进制数到二进制数的转换呢?于是我们就通过二-十进制编码器（也就是8421BCD编码器）把十进制数转换成了8421BCD码。

然后我们进入了加法电路，由编码器出来的两个12位8421BCD码要通过加法器74LS283来实现两个8421BCD码的相加，由于加法器只能实现二进制数的相加，不能实现这两个8421BCD码的相加，这是因为这两个8421BCD码是由十进制数转换过来的，因此它们是逢十进一，这与74LS283加法器的逢十六进一相互冲突，于是我们就要改进加法器，在原有的基础上对二进制和数进行修正（即加上6，让其产生进位），得到一个新的加法器，使其实现8421BCD码的相加，，得到一个新的8421BCD码。

紧接着，我们进入了译码电路，所谓译码，就是说把这个新的12位8421BCD码再译成三位十进制数，要实现它，就要用到7447七段数码显示译码器，这样就得到了一个新的三位二进制数，也就是所要求的和。

而要求是要将这个三位二进制数用数码显示出来，那么就要进入最后一个部分输出电路，这就要用到数码管，通过数码管将这个三位十进制数（本次设计中可以实现和是四位十进制数的数码）显示出来，这样就完成了八位二进制数加法器的原理设计。

第二章单元电路设计与分析①控制电路:图1控制电路是总体电路的枢纽，是控制电路开启和关闭的部分。

电路的控制可以采用多种方式，诸如开关、脉冲等。

在本次设计中，我们采用开关来实现电路的控制，但问题是，如何用开关实现电路的控制呢？本次设计主要侧重于三位十进制数（000到255）的输入，那么我们就可以用开关（开关的一头接地）来实现，当开关打开时，表示高电平；当开关闭合时，表示低电平，如此便可以实现1和0的输入，但是在模拟验证时，我们发现，在开关打开时，也就是悬空，这时并不是高电平，那么我们如何实现开关的控制呢？我们想到了另一种思路，那就是通过一个双掷开关来实现高低电平的输入，双掷开关的另外两头一个接高电平5伏电压，一个接地，通过开关的开和关来实现1和0的输入，这样就实现了电路的控制。

本次设计一共用到54个双掷开关，其型号为SPDT。

开关从下往上、从左往右依次来表示二进制数1到9的输入，其中开关都断开表示0的输入。

在如图所示的部分开关电路中，J1到J8分别表示8、7、6、5、4、3、2、1，J27表示9。

这样就实现了0到9的输入。

②编码电路:图2编码电路是总体电路的第二部分，其主要作用是实现十进制数到二进制数的转换，那么我们如何实现呢?我们想到了编码器，常用的编码器有8线-3线优先编码器74LS148、10线-4线优先编码器74LS147。

在本次设计中要用到的是10线-4线优先编码器74LS147，通过输入一个十进制数转换到了四位二进制数，由于74LS147的输入和输出都是低电平有效，因此输出的是四位十进制数的反码，而后面要进行计算，则此时必须将输出的四个数接到非门，然后输出，这次设计中用到的非门为74LS05，可以实现反码的转换。

关于74LS147的引脚图如下图所示：输入信号输出信号I9I8I7I6I5I4I3I2I1I0Y3Y2Y1Y00 ×××××××××0 1 1 01 0 ××××××××0 1 1 11 1 0 ××××××× 1 0 0 01 1 1 0 ×××××× 1 0 0 11 1 1 1 0 ××××× 1 0 1 01 1 1 1 1 0 ×××× 1 0 1 11 1 1 1 1 1 0 ××× 1 1 0 01 1 1 1 1 1 1 0 ×× 1 1 0 11 1 1 1 1 1 1 1 0 × 1 1 1 01 1 1 1 1 1 1 1 1 0 1 1 1 1引脚图中，11、12、13、1、2、3、4、5、10为74LS147的输入端，9、7、6、14作为74LS147 的输出端，其中74LS147的真值表如上图所示。