微机原理第六章习题答案
微机原理第六章习题答案
微机原理第六章习题答案微机原理第六章习题答案第一节：数制转换在微机原理课程中，数制转换是一个非常重要的概念。
在计算机中，常用的数制有二进制、十进制和十六进制。
数制转换是指将一个数从一种进制表示转换为另一种进制表示的过程。
1. 将二进制数1101.101转换为十进制数。
首先，我们需要了解二进制数的权重计算方法。
对于二进制数1101.101，从小数点开始，从右到左，每一位的权重依次是2^(-1)，2^(-2)，2^(-3)，2^0，2^1，2^2，2^3。
将每一位的值与对应的权重相乘，并将结果相加，即可得到十进制数的值。
计算过程如下：(1 * 2^3) + (1 * 2^2) + (0 * 2^1) + (1 * 2^0) + (1 * 2^(-1)) + (0 * 2^(-2)) + (1 * 2^(-3))= 8 + 4 + 0 + 1 + 0.5 + 0 + 0.125= 13.625所以，二进制数1101.101转换为十进制数为13.625。
2. 将十进制数45转换为二进制数。
将十进制数45除以2，得到商22和余数1。
将商22再次除以2，得到商11和余数0。
将商11再次除以2，得到商5和余数1。
将商5再次除以2，得到商2和余数1。
将商2再次除以2，得到商1和余数0。
将商1再次除以2，得到商0和余数1。
将每一次得到的余数从下往上排列，得到二进制数101101。
所以，十进制数45转换为二进制数为101101。
3. 将十六进制数3F转换为二进制数。
首先，我们需要了解十六进制数的权重计算方法。
对于十六进制数3F，从右到左，每一位的权重依次是16^0，16^1。
将每一位的值与对应的权重相乘，并将结果相加，即可得到二进制数的值。
计算过程如下：(15 * 16^0) + (3 * 16^1)= (15 * 1) + (3 * 16)= 15 + 48= 63所以，十六进制数3F转换为二进制数为63。
第二节：逻辑运算在微机原理中，逻辑运算是指对二进制数进行的与、或、非等运算。
微机原理第六章习题2
关于I/O多选1、所谓I/O操作，是指对的操作。
A、I/O端口B、I/O设备C、A或B2、在I/O接口的各种寄存器中，必须具有三态输出功能。
A、控制寄存器B、状态寄存器C、数据缓冲寄存器3、全互锁异步总线协定相对于同步总线协定，具有的优点。
A、可靠性高，传输速度快B、可靠性高，适应性好C、传输速度快，适应性好4、在I/O端口的编址方式中，隔离I/O方式相对于存储器映象方式，具有的优点。
A、I/O端口地址译码简单、程序设计灵活B、I/O端口地址不占用存储地址空间、译码简单C、读写控制逻辑简单、程序设计灵活5、主机与设备传送数据时，采用，CPU的效率最高。
A、程序查询方式B、中断方式C、DMA方式6、在三一菊花链判决中，主控器Ci占用总线的条件之一是必须栓测到BGINi由无效烃有效的边沿，设置该条件的目的是A、保证先请求者先服务B、避免总线冲突C、保证物理上靠近判决器者先服务7、计算机使用总线结构便于增减外设，同时。
A、减少了信息的传输量B、提高了信息的传输量C、减少了信息传输线的条数8、有8086/8088中，一个最基本的总线周期由4个时钟周期（T状态）组成，在T1状态，CPU往总线发出信息。
A、数据B、地址C、状态9、当采用输入数据时，除非计算机等待，否则无法传送数据给计算机。
A、程序查询方式B、中断方式C、DMA方式10、微机读写控制信号的作用是。
A、决定数据总线上的数据流的方向B、控制存储器读写操作的类型C、控制流入、流出存储器信息的方向D、A、B和C11、IO接口中数据总线缓冲器的作用是A对错判断1、主机与设备传输数据时，采用程序查询控制方式，主机与设备是串行工作的。
2、总线冲突是指总线上同时有两个或两个以上的模块要传送相互矛盾的信息引起的冲突。
3、总线周期是微处理器中处理动作的最小时间单位。
4、DMA方式与程序控制方式的根本不同之处是可直接实现I/O设备与存储器之间、I/O 设备与I/O设备之间、存储器与存储器之间的信息交换。
微机原理与接口第六章答案
出问题较多的题目6.4 在CPU与外设之间的数据接口上一般加有三态缓冲器，其作用如何？参考答案要点：1）实现CPU和不同外设的速度匹配。
CPU通过数据总线和I/O设备交换数据，但大多数外设的速度比CPU慢很多，无法在时序上和CPU同步，因此，需在I/O接口电路中设置缓冲器，暂存数据，以使高速工作的CPU与慢速工作的外设起协调和缓冲作用，实现数据传送的同步。
2）实现外设和数据总线的有效隔离。
众多外设中，在某一时段仅允许被CPU 选中的设备通过接口享用总线与CPU 交换信息，这就要求接口电路具备使外设与总线隔离的作用。
因此，需选用起缓冲和隔离作用的三态门电路，只有当CPU 选中此接口，三态门选通时，才允许选定的输入设备将数据送至系统数据总线，而其他没有被选中的输入设备，此时相应的接口三态门“关闭”，从而达到与数据总线隔离的目的。
存在的问题：大多数同学对于第2点的回答有欠缺。
6.8 CPU响应（可屏蔽）中断有哪些条件？为什么需要这些条件？参考答案要点：三个条件：1）CPU执行完当前指令；2）有中断请求，且无NMI请求和DMA请求；3）CPU开放中断（或中断允许标志IF=1）。
存在的问题：部分同学把有中断请求这个条件忽略了。
6.9 CPU在中断周期要完成那些主要的操作？参考答案要点：1）关中断；2）保存程序断点和PSW；3）获取中断服务程序入口地址，转入相应的中断服务程序。
存在的问题：中断周期IT这个概念有明确的含义，是响应过程的一个专用的过渡周期，有的机器称之为中断响应总线周期。
在这个周期中依靠硬件（也称中断隐指令）实现程序切换。
中断周期结束后，就进入取指周期。
我们教科书（P213）把中断周期和中断的全过程混为一谈了，容易误导大家。
6.16试比较保护断点与保护现场的主要异同点。
参考答案要点：相同点：二者均用于程序切换时保存原程序的运行数据或状态信息。
不同点：1）保护断点是把程序的断点值（IP和CS值）压栈保存；而保护现场则是把相关寄存器和PSW的值保存起来（通常是压栈保存）；2）保护断点通常是在中断响应阶段完成，而保护现场则通常在中断处理阶段完成（8086/8088系统保存PSW的值在中断响应阶段完成）。
微机原理习题答案6章
第6章存储器设计1．简述内存储器的分类及每种存储器的用途？解：内存储器按其工作方式的不同，可以分为随机存取存储器（简称随机存储器或RAM）和只读存储器（简称ROM）。
随机存储器。
随机存储器允许随机的按任意指定地址向内存单元存入或从该单元取出信息，对任一地址的存取时间都是相同的。
由于信息是通过电信号写入存储器的，所以断电时RAM中的信息就会消失。
计算机工作时使用的程序和数据等都存储在RAM中，如果对程序或数据进行了修改之后，应该将它存储到外存储器中，否则关机后信息将丢失。
通常所说的内存大小就是指RAM的大小，一般以KB或MB为单位。
只读存储器。
只读存储器是只能读出而不能随意写入信息的存储器。
ROM中的内容是由厂家制造时用特殊方法写入的，或者要利用特殊的写入器才能写入。
当计算机断电后，ROM中的信息不会丢失。
当计算机重新被加电后，其中的信息保持原来的不变，仍可被读出。
ROM适宜存放计算机启动的引导程序、启动后的检测程序、系统最基本的输入输出程序、时钟控制程序以及计算机的系统配置和磁盘参数等重要信息。
2.简述存储器的主要技术指标有哪些？解：存储器的主要技术指标有：存储容量、读写速度、非易失性、可靠性等。
3.在实际工程应用中，存储器芯片的速度怎样估算？解：在选择存储器芯片时应注意是否与微处理器的总线周期时序匹配。
作为一种保守的估计，在存储器芯片的手册中可以查得最小读出周期t cyc(R)(Read Cycle Time)和最小写周期t cyc(W)(Write Cycle Time)。
如果根据计算，微处理器对存储器的读写周期都比存储器芯片手册中的最小读写周期大，那么我们认为该存储器芯片是符合要求的，否则要另选速度更高的存储器芯片。
8086CPU对存储器的读写周期需要4个时钟周期(一个基本的总线周期)。
因此，作为一种保守的工程估计，存储器芯片的最小读出时间应满足如下表达式：t cyc(R)＜4T－t da－t D－T其中：T为8086微处理器的时钟周期；t da为8086微处理器的地址总线延时时间；t D为各种因素引起的总线附加延时。
微机原理习题集第六章总线习题
第六章简答题1、按照总线所处的物理位置分，总线可分成哪几类？2、总线规范一般包括哪些？分别做简要说明。
3、总线的主要性能指标有哪些？分别做简要说明。
4、说明下列名称或概念的含义：（微机）内部总线，外部总线，设备总线，处理器总线，存储器总线，局部总线，I/O扩展总线，串行总线，并行总线5、回答下面与ISA总线有关的问题：① AEN为高电平表示什么？②系统对ISA总线上I/O端口地址译码的范围有何规定？③一个典型的存储器读/写周期由几个时钟周期所组成？④一个典型的I/O读/写周期由几个时钟周期所组成？⑤ ISA总线时钟信号CLK的最高频率为多少？⑥ISA总线上没有IRQ1和IRQ0，它们在主板上分别被用于键盘和软时钟。
这句话对吗？⑦对于16位ISA总线，地址线的第17线到第19线有两套，一套是锁存的，另一套没有被锁存。
这句话对吗？⑧为什么把ISA总线归类于I/O扩展总线？⑨ 8位ISA总线和16位ISA总线（插槽和板卡）分别有多少个引脚？6、简述AGP总线与PCI总线的关系。
7、RS-232C总线的逻辑电平是如何定义的？它与TTL电平之间如何转换？答案1、答：按照总线所处的物理位置分，总线可以分成四种：①片内总线；②模板内部总线；③板间总线；④模板与设备之间、计算机与设备之间、计算机与计算机之间的总线。
2、答：总线规范一般包括 4个方面：① 逻辑规范——引脚的定义、信号的描述等；② 时序规范——信号的时序、相互之间的配合等；③ 电气规范——信号的电平，如TTL电平、CMOS电平等；④ 机械规范——模板的尺寸、插槽、插头的结构、总线引脚的宽度以及间距等。
对于外部总线，机械规范是指总线连接器的结构、尺寸等。
对于串行总线，总线规范还 包括 通信协议。
3、答： 总线的主要性能指标有五个方面，其中第 3条是最重要的。
① 总线宽度： 总线中数据总线的数量，用 Bit（位）表示。
总线宽度越宽，数据传输量越大。
② 总线时钟：总线中各种信号的定时基准。
微机原理第五版6-10章习题解答讲课讲稿
微机原理第五版6-10章习题解答第6章习题解答（P271）⒊依照编程方式的不同，ROM分为哪几类？各有何特点（重点说明E2PROM与FLASH存储器的区别）？解：依照编程方式的不同，ROM分为三类：⑴掩膜型ROM（ROM），其特点是：用户将要写入芯片的数据提供给芯片生产商，在生产该芯片的最后一道掩膜工艺时，将数据写入芯片，用户以后只能读出不能写入；⑵现场可编程ROM（PROM），其特点是：由于内部器件的一次性编程，不可再生特性，所以用户只可在现场一次性对芯片编程，不能更改；⑶可改写的ROM（EPROM），其特点是：用户可多次对其编程。
其中用紫外线擦除再用电编程的EPROM，必须从用户板上拆下后用紫外线照射擦除，再用专用编程器对其进行改写，使用不方便，目前很少使用；可用电擦除的E2PROM，可在用户板上用电信号对其进行字节或全部擦除和改写，使用很方便；FLASH是一种新型的电擦除EPROM，它具有E2PROM的所有特性，还具有集成度高，速度快，成本低等特点，是目前使用最广泛的ROM存储器。
⒍对下列RAM芯片组排列，各需要多少个RAM芯片？多少个芯片组？多少根片内地址线？若和8088 CPU相连，则又有多少根片选地址线？（1） 1K×4位芯片组成16K×8位存储空间；解：当用单片容量为1K×4的RAM组成总容量为16K×8的存储器时：①需要的总芯片数为（16×1024/1×1024）×（8/4）=32（片）②需要的芯片组数为16×1024/1×1024=16 （组）③片内地址线数为log2(210)=10（根）④芯片组选择地址线数为log2(16×210)-10=4 （根）（2） 8K×8位芯片组成512K×8位存储空间。
解：当用单片容量为8K×8位的RAM组成总容量为512K×8的存储器时：①需要的总芯片数为（512×1024/8×1024）×（8/8）=64（片）②需要的芯片组数为512×1024/8×1024=64 （组）③片内地址线数为 log2(8×210)=13（根）④芯片组选择地址线数为log2(512×210)-13=6 （根）⒎某微机系统的RAM存储器由4个模块组成，每个模块的容量为128KB，若4个模块的地址连续，起始地址为10000H，则每个模块的首末地址是什么？解：根据题意，128KB模块的末地址为217-1=1FFFFH，所以各模块的首末地址分别为：模块1首地址：10000H，末地址：10000H+1FFFFH=2FFFFH模块2首地址：30000H，末地址：30000H+1FFFFH=4FFFFH模块3首地址：50000H，末地址：50000H+1FFFFH=6FFFFH模块4首地址：70000H，末地址：70000H+1FFFFH=8FFFFH⒏设有4K×4位SRAM芯片及8K×8位EPROM芯片，欲与8088 CPU组成16K×8位的存储器空间，请问需要此SRAM及EPROM多少片？它们的片内地址线及片选地址线分别是多少根？假若该16K×8位存储器空间连续，且末地址为FFFFFH，请画出SRAM、EPROM与8088 CPU的连线，并写出各芯片组的地址域。
微机原理习题答案-第六章培训资料
微机原理习题答案-第六章培训资料习题61.什么是接口？接口的功能是什么？答：位于主机与外设之间，用来协助完成数据传送和控制任务的逻辑电路称为接口电路，接口电路对输入/输出过程起缓冲和联络作用。
接口的功能是有，数据缓冲功能，联络功能，寻址功能，预处理功能，中断管理功能。
2.计算机对I/O端口编址时通常采用哪两种方法？在8086系统中，用哪种方法进行编址？答：I/O端口和存储器统一编址；I/O端口单独编址。
8086系统采用I/O端口单独编址方式。
3.CPU和输入/输出设备之间传送的信息有哪几类?答: 数据信息，控制信息，与状态信息。
4.简述CPU与外设进行数据交换的几种常用方式.答: 程序控制方式: 特点是依靠程序的控制来实现主机和外设的数据传送,可分为无条件传送方式和查询方式.中断控制方式: 每次输入和输出一个数据，CPU都要检查外设的状态。
直接存储器存取控制方式：cpu不参加数据传送，而是由DMA控制器来实现内存与外设，外设与外设之间的直接传递。
通道方式：可以实现对外围设备的统一管理和外围设备与内存之间的数据传送。
外围处理机方式：由PPU独立于主机工作，减少了CPU控制外设的负担。
5．无条件传送方式适用哪些场合？查询方式原理怎样？主要用在什么场合？答：无条件传送适用于简单的输入/输出设备，CPU可以随时读取或接受状态。
这些信号变化缓慢，当需要采集数据时，无需检查端口，就可以立即采集数据，直接用输入/输出指令完成。
无条件传送方式主要用于控制CPU与低俗I/O接口之间的信息交换。
6.现有一输入设备，其数据端口的地址为FFE0H，并于端口FFE2H提供状态，当其D0位为1时表明输入数据准备好。
请编写采用查询方式进行数据传送的程序段，要求从该设备读取100B并输入到1000H:2000H开始的内存中。
MOV DX, 0FFE2HL1：IN AL, DX 这是习题6的第6题的答案，TEST AL, 01H 这个程序写不出来，建议删这一问JZ L1MOV AX, 1000HMOV DS, AXMOV DX, 2000HMOV CX, 100MOV DX, 0FFE0HL2: IN AL, DXMOV [DX], ALINC BXLOOPN L27．查询式传送方式有什么优缺点？中断方式为什么能弥补查询方式的缺点？答：查询传送方式CPU通过程序不断查询相应设备的状态，状态不符合要求，则CPU需要等待；只有当状态信号符合要求时，CPU才能进行相应的操作。
微机原理与接口技术(楼顺天第二版)第六章习题解答
微机原理与接口技术(楼顺天第二版)第六章习题解答微机原理与接口技术（楼顺天第二版）习题解答第6章总线及其形成6.1答：内存储器按其工作方式的不同，可以分为随机存取存储器（简称随机存储器或RAM）和只读存储器（简称ROM）。
随机存储器。
随机存储器允许随机的按任意指定地址向内存单元存入或从该单元取出信息，对任一地址的存取时间都是相同的。
由于信息是通过电信号写入存储器的，所以断电时RAM中的信息就会消失。
计算机工作时使用的程序和数据等都存储在RAM中，如果对程序或数据进行了修改之后，应该将它存储到外存储器中，否则关机后信息将丢失。
通常所说的内存大小就是指RAM 的大小，一般以KB或MB为单位。
只读存储器。
只读存储器是只能读出而不能随意写入信息的存储器。
ROM中的内容是由厂家制造时用特殊方法写入的，或者要利用特殊的写入器才能写入。
当计算机断电后，ROM中的信息不会丢失。
当计算机重新被加电后，其中的信息保持原来的不变，仍可被读出。
ROM适宜存放计算机启动的引导程序、启动后的检测程序、系统最基本的输入输出程序、时钟控制程序以及计算机的系统配置和磁盘参数等重要信息。
6.2 答：存储器的主要技术指标有：存储容量、读写速度、非易失性、可靠性等。
6.3答：在选择存储器芯片时应注意是否与微处理器的总线周期时序匹配。
作为一种保守的估计，在存储器芯片的手册中可以查得最小读出周(R)(Read Cycle Time)和最小写周期期tcyct(W)(Write Cycle Time)。
如果根据计算，微cyc处理器对存储器的读写周期都比存储器芯片手册中的最小读写周期大，那么我们认为该存储器芯片是符合要求的，否则要另选速度更高的存储器芯片。
8086CPU对存储器的读写周期需要4个时钟周期(一个基本的总线周期)。
因此，作为一种保守的工程估计，存储器芯片的最小读出时间应满足如下表达式：t cyc(R)＜4T－t da－t D－T其中：T为8086微处理器的时钟周期；t da 为8086微处理器的地址总线延时时间；t D为各种因素引起的总线附加延时。
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一.填空题1.开关量数字量脉冲量模拟量2.控制信息状态信息数据信息3.统一编址单独编址4.无条件传送方式查询传送方式中断控制传送方式DMA传送方式5.16 65536 32768二.选择题1.C2.B3.C4.C5.D三.应用简答题1.接口电路的主要作用有：接收外设的数据传送给CPU或把CPU的数据送给外设接收CPU发送的控制命令，控制外设的工作方式接收外设的状态信息，，传送给CPU2.见附不同体系结构中端口设定不同。
3. MOV DX, 201HL1: IN AL,DXTEST AL,04HJZ L1MOV DX, 200HOUT DX,AL4.CPU进行中断响应前，将程序的当前状态保存起来（包括CS，IP和主要的数据寄存存器内容），保存方式为将它们压入堆栈，中断结束时再弹出堆栈，这两个过程成为保护断点、保护现场和恢复断点、恢复现场。
意义在于可以在中断结束时恢复原来指令，继续执行工作。
5. DMA传送方式是直接存储器访问方式，它是在内存和外设之间开辟一条直接数据传送的通道，并把传送过程交给DMA控制器来管理。
特点是CPU本身仅仅接收DMA 控制器的控制请求并发送DMA允许信号，不参与实际的数据传送。
附：000-00F 8237 DMA controller:000 Channel 0 address register001 Channel 0 word count002 Channel 1 address register003 Channel 1 word count004 Channel 2 address register005 Channel 2 word count006 Channel 3 address register007 Channel 3 word count008 Status/command register009 Request register00A Mask register00B Mode register00C Clear MSB/LSB flip flop00D Master clear temp register00E Clear mask register00F Multiple mask register010-01F 8237 DMA Controller (PS2 model 60 & 80), reserved (AT)020-02F 8259A Master Programmable Interrupt Controller:020 8259 Command port (see 8259)021 8259 Interrupt mask register (see 8259)030-03F 8259A Slave Programmable Interrupt Controller (AT,PS2)040-05F 8253 or 8254 Programmable Interval Timer:040 8253 channel 0, counter divisor041 8253 channel 1, RAM refresh counter042 8253 channel 2, Cassette and speaker functions043 8253 mode control (see 8253)044 8254 PS/2 extended timer047 8254 Channel 3 control byte060-067 8255 Programmalbe Peripheral Interface (PC,XT,PCjr):060 8255 Port A keyboard input/output buffer (output PCjr)061 8255 Port B output062 8255 Port C input063 8255 Command/Mode control register060-06f 8042 Keyboard Controller (AT,PS2):060 8042 Keyboard input/output buffer register061 8042 system control port (for compatability with 8255)064 8042 Keyboard command/status register070 CMOS RAM/RTC, also NMI enable/disable (A T,PS2, see RTC)071 CMOS RAM data (A T,PS2)080 Manufacturer checkpoint port080-090 DMA Page Registers:081 High order 4 bits of DMA channel 2 address082 High order 4 bits of DMA channel 3 address083 High order 4 bits of DMA channel 1 address090-097 POS/Programmable Option Select (PS2):090 Central arbitration control Port091 Card selection feedback092 System control and status register094 System board enable/setup register095 Reserved096 Adapter enable/setup register097 Reserved0A0 NMI Mask Register (PC,XT) (write 80h to enable NMI, 00h disable) 0A0-0BF Second 8259 Programmalbe Interrupt Controller (AT,PS2):0A0 Second 8259 Command port (see 8259)0A1 Second 8259 Interrupt mask register (see 8259)0C0 TI SN76496 Programmable Tone/Noise Generator (PCjr)0C0-0DF 8237 DMA Controller 2 (AT):0C2 DMA channel 3 selector (see ports 6 & 82)0E0-0EF Reserved0F0-0FF Math Coprocessor (A T,PS2)0F0-0F5 PCjr Disk Controller:0F0 Disk Controller0F2 Disk Controller control port0F4 Disk Controller status register0F5 Disk Controller data port0F8-0FF Reserved for future microprocessor extensions 100-10F POS Programmable Option Select (PS2):100 POS Register 0, Adapter ID byte (LSB)101 POS Register 1, Adapter ID byte (MSB)102 POS Register 2, Option select data byte 1Bit 0 is card enable (CDEN)103 POS Register 3, Option select data byte 2104 POS Register 4, Option select data byte 3105 POS Register 5, Option select data byte 4Bit 7 is (-CHCK)Bit 6 is reserved106 POS Register 6, subaddress extension (LSB)107 POS Register 7, subaddress extension (MSB)110-1EF System I/O channel170-17F Fixed disk 1 (AT):170 disk 1 data171 disk 1 error172 disk 1 sector count173 disk 1 sector number174 disk 1 cylinder low175 disk 1 cylinder high176 disk 1 drive/head177 disk 1 status1F0-1FF Fixed disk 0 (AT):1F0 disk 0 data1F1 disk 0 error1F2 disk 0 sector count1F3 disk 0 sector number1F4 disk 0 cylinder low1F5 disk 0 cylinder high1F6 disk 0 drive/head1F7 disk 0 status200-20F Game Adapter210-217 Expansion Card Ports (XT):210 Write: latch expansion bus dataread: verify expansion bus data211 Write: clear wait,test latchRead: MSB of data address212 Read: LSB of data address213 Write: 0=enable, 1=/disable expansion unit214-215 Receiver Card Ports214 write: latch data, read: data215 read: MSB of address, next read: LSB of address21F Reserved220-26F Reserved for I/O channel270-27F Third parallel port (see PARALLEL PORT):278 data port279 status port27A control port280-2AF Reserved for I/O channel2A2-2A3 MSM58321RS clock2B0-2DF Alternate EGA, or 3270 PC video (XT, A T)2E0 Alternate EGA/VGAE1 GPIB Adapter (A T)2E2-2E3 Data acquisition adapter (AT)2E8-2EF COM4 non PS2 UART (Reserved by IBM) (see UART) 2F0-2F7 Reserved2F8-2FF COM2 Second Asynchronous AdapterPrimary Asynchronous Adapter for PCjr300-31F Prototype Experimentation CardPeriscope hardware debugger320-32F Hard Disk Controller (XT):320 Read from/Write to controller321 Read: Controller Status, Write: controller reset322 Write: generate controller select pulse323 Write: Pattern to DMA and interrupt mask register324 disk ttention/status330-33F Reserved for XT/370340-35F Reserved for I/O channel360-36F PC Network370-377 Floppy disk controller (except PCjr):372 Diskette digital output374 Diskette controller status375 Diskette controller data376 Diskette controller data377 Diskette digital input378-37F Second Parallel Printer (see PARALLEL PORT):378 data port379 status port37A control port380-38F Secondary Binary Synchronous Data Link Control (SDLC) adapter: 380 On board 8255 port A, internal/external sense381 On board 8255 port B, external modem interface382 On board 8255 port C, internal control and gating383 On board 8255 mode register384 On board 8253 channel square wave generator385 On board 8253 channel 1 inactivity time-out386 On board 8253 channel 2 inactivity time-out387 On board 8253 mode register388 On board 8273 read: status; Write: Command389 On board 8273 write: parameter; read: response38A On board 8273 transmit interrupt status38B On board 8273 receiver interrupt status38C On board 8273 data390-39F Cluster Adapter3A0-3AF Primary Binary Synchronous Data Link Control (SDLC) adapter: 3A0 On board 8255 port A, internal/external sense3A1 On board 8255 port B, external modem interface3A2 On board 8255 port C, internal control and gating3A3 On board 8255 mode register3A4 On board 8253 counter 0 unused3A5 On board 8253 counter 1 inactivity time-outs3A6 On board 8253 counter 2 inactivity time-outs3A7 On board 8253 mode register3A8 On board 8251 data3A9 On board 8251 command/mode/status register3B0-3BF Monochrome Display Adapter (write only, see 6845):3B0 port address decodes to 3B43B1 port address decodes to 3B53B2 port address decodes to 3B43B3 port address decodes to 3B53B4 6845 index register, selects which register [0-11h]is to be accessed through port 3B53B5 6845 data register [0-11h] selected by port 3B4,registers 0C-0F may be read. If a read occurs withoutthe adapter installed, FFh is returned. (see 6845)3B6 port address decodes to 3B43B7 port address decodes to 3B53B8 6845 Mode control register3B9 reserved for color select register on color adapter3BA status register (read only)3BB reserved for light pen strobe reset3BC-3BF Primary Parallel Printer Adapter (see PARALLEL PORT):3BC parallel 1, data port3BD parallel 1, status port3BE parallel 1, control port3C0-3CF EGA/VGA:3C0 VGA attribute and sequencer register3C1 Other video attributes3C2 EGA, VGA, CGA input status 03C3 Video subsystem enable3C4 CGA, EGA, VGA sequencer index3C5 CGA, EGA, VGA sequencer3C6 VGA video DAC PEL mask3C7 VGA video DAC state3C8 VGA video DAC PEL address3C9 VGA video DAC3CA VGA graphics 2 position3CC VGA graphics 1 position3CD VGA feature control3CE VGA graphics index3CF Other VGA graphics3D0-3DF Color Graphics Monitor Adapter (ports 3D0-3DB are write only, see 6845): 3D0 port address decodes to 3D43D1 port address decodes to 3D53D2 port address decodes to 3D43D3 port address decodes to 3D53D4 6845 index register, selects which register [0-11h]is to be accessed through port 3D53D5 6845 data register [0-11h] selected by port 3D4,registers 0C-0F may be read. If a read occurs withoutthe adapter installed, FFh is returned. (see 6845)3D6 port address decodes to 3D43D7 port address decodes to 3D53D8 6845 Mode control register (CGA, EGA, VGA, except PCjr)3D9 color select palette register (CGA, EGA, VGA, see 6845)3DA status register (read only, see 6845, PCjr VGA access)3DB Clear light pen latch (any write)3DC Preset Light pen latch3DF CRT/CPU page register (PCjr only)3E8-3EF COM3 non PS2 UART (Reserved by IBM) (see UART)3F0-3F7 Floppy disk controller (except PCjr):3F0 Diskette controller status A3F1 Diskette controller status B3F2 controller control port3F4 controller status register3F5 data register (write 1-9 byte command, see INT 13)3F6 Diskette controller data3F7 Diskette digital input3F8-3FF COM1 Primary Asynchronous Adapter (see UART)3F0 Diskette controller。