Verilog HDL基础知识
Verilog-HDL基本语法
2. 逻辑操作符（Logical operators ） 逻辑操作符包括：
&&（逻辑与）、||（逻辑或）、！（逻辑非）
3. 位运算（Bitwise operators） 位运算是将两个操作数按对应位进行逻辑操作。
标识符是用户编程时为常量、变量、模块、寄存 器、端口、连线、示例和begin-end块等元素定义的名 称。标识符可以是字母、数字和下划线“_”等符号组 成的任意序列。定义标识符时应遵循如下规则：
① 首字符不能是数字。
② 字符数不能多于1024个。
③ 大小写字母是不同的。
④ 不要与关键字同名。
2.2.5 关键字
第二部分 Verilog HDL基本语法
2.1 Verilog HDL程序模块结构
模块端口定义
设
模块内容
计
I/O说明
模 块
信号类型说明
功能描述
2.1.1 模块端口定义
模块端口定义用来声明设计电路模块的输入输出 端口。端口定义格式如下
module 模块名（端口1，端口2，端口3，…）；
在端口定义的圆括弧中，是设计电路模块与外界 联系的全部输入输出端口信号或引脚，它是设计实体 对外的一个通信界面，是外界可以看到的部分（不包 含电源和接地端），多个端口名之间用“，”分隔。
等值运算的结果也是1位逻辑值，当运算结果为 真时，返回值1；为假则返回值0。
相等操作符（= =）与全等操作符（= = =）的区 别：当进行相等运算时，两个操作数必须逐位相等， 其比较结果的值才为1（真），如果某些位是不定或 高阻状态，其相等比较的结果就会是不定值；而进行 全等运算时，对不定或高阻状态位也进行比较，当两 个操作数完全一致时，其结果的值才为1（真），否 则结果为0（假）。
数字设计中的Verilog HDL语言基础
数字设计中的Verilog HDL语言基础Verilog HDL语言是数字设计中非常重要的一门编程语言，它被广泛应用于集成电路设计和硬件描述语言。
在数字设计中，Verilog HDL语言被用来描述硬件的行为和结构，使得工程师能够通过编写代码来设计和实现各种数字电路。
Verilog HDL语言具有如下几个基础要素：1. 模块(Module)：Verilog HDL语言中的最基本构建单元就是模块，一个模块可以包含端口、输入、输出、内部信号和行为描述等部分。
模块用来描述数字电路中的一个功能模块或组件，它是实现数字电路的基础。
2. 信号(Signal)：信号是Verilog HDL语言中用来传递信息的基本元素，它可以是输入信号、输出信号或者中间信号。
信号可以是数字类型、整数类型、浮点数类型等，通过信号的传输和逻辑操作来描述整个数字电路的行为。
3. 端口(Port)：端口是模块与外部环境进行通信的接口，它可以是输入端口、输出端口或者双向端口。
端口定义了模块和其他模块或顶层模块之间的信号传输规则，是数字电路的输入输出通道。
4. 运算符(Operator)：Verilog HDL语言中包含了各种运算符，用来对信号进行逻辑运算、算术运算和比较运算等操作。
常见的运算符包括与(&)、或(|)、非(!)、加(+)、减(-)、乘(*)、除(/)、取余(%)等，通过运算符的使用能够实现数字电路中的各种功能。
5. 时钟(Clock)：时钟信号在数字设计中起到非常重要的作用，它用来同步数字电路中的各个组件，确保它们按照时序进行正确的操作。
时钟信号通常是周期性的信号，在数字电路中广泛用于触发、同步和控制各个模块的工作。
通过学习Verilog HDL语言的基础知识，可以帮助我们更好地理解数字设计中的原理和技术，进而能够设计和实现各种复杂的数字电路。
掌握Verilog HDL语言的基础概念和语法规则，是每一位数字设计工程师必备的技能之一。
VerilogHDL语法基础
VerilogHDL语法基础⼀个复杂电路的完整Verilog HDL模型是由若个Verilog HDL 模块构成的，每⼀个模块⼜可以由若⼲个⼦模块构成。
利⽤Verilog HDL语⾔结构所提供的这种功能就可以构造⼀个模块间的清晰层次结构来描述极其复杂的⼤型设计。
每个模块的内容都是嵌在module和endmodule两个语句之间，每个模块实现特定的功能，模块是可以进⾏层次嵌套的。
每个模块⾸先要进⾏端⼝定义．并说明输⼊(input)和输出(output)，然后对模块的功能进⾏逻辑描述。
Verilog HDL程序的书写格式⾃由，⼀⾏可以写⼏个语句，⼀个语句也可以分多⾏写。
除了endmodule语句外，每个语句的最后必须有分号。
⼀个模块是由两部分组成的，⼀部分描述接⼝；另⼀部分描述逻辑功能，即定义输⼊是如何影响输出的。
模块(block)的组成Verilog HDL结构完全嵌在module和endmodule声明语句之间，每个Verilog程序包括4个主要部分：端⼝定义，I／O说明，信号类型声明和功能描述。
module<模块名>(<端⼝列表>)；端⼝说明(input,output,inout)参数定义(可选)数据类型定义连续赋值语句(assign)过程块(initial 和 always)⾏为描述语句低层模块实例任务和函数延时说明块endmodule模块声明模块声明包括模块名和端⼝列表。
其格式如下：module 模块名（端⼝１，端⼝２，端⼝３，…）；模块结束的标志为关键字：endmodule。
端⼝定义input(输⼊端⼝),output(输出端⼝)和inout(双向端⼝)。
格式如下：input 端⼝名1，端⼝名2，………,端⼝名N; //输⼊端⼝output 端⼝名1，端⼝名2，………,端⼝名N; //输出端⼝inout 端⼝名1，端⼝名2，………,端⼝名N; //输⼊输出端⼝也可以写在端⼝声明语句⾥,其格式如下(为了代码的可读性，⼀般不这么写)：module module_name(input port1,input port2,…output port1,output port2… );信号类型说明信号可以分为端⼝信号和内部信号；1. 所有信号都必须进⾏数据类型的定义，如寄存器类型（reg等）,连线类型（wire等）；2. 如果信号没有定义数据类型，则综合器将其默认为wire型；3. 端⼝的位宽最好定义在端⼝定义中,不要放在数据类型定义中；4. 不能将input和inout类型声明为reg型；模块的端⼝表⽰的是模块的输⼊和输出⼝名，也就是说，它与别的模块联系端⼝的标识。
VerilogHDL入门教程
VerilogHDL入门教程第一部分：Verilog HDL概述（约200字）Verilog HDL是一种硬件描述语言，用于描述和建模数字电路和系统。
它是一种被广泛使用的硬件设计语言，特别适合用于逻辑设计和验证。
Verilog HDL提供了一种形式化的方式来表示数字电路和系统的行为和结构，使得工程师可以更轻松地进行硬件设计和验证。
第二部分：Verilog HDL基础（约400字）在Verilog HDL中，最基本的组成单元是模块。
模块是Verilog HDL中的一个独立的、可重用的单元，可以由其他模块实例化和连接。
每个模块由端口（输入和输出）和内部功能（如逻辑代码和信号声明）组成。
module and_gate(input a, input b, output y);assign y = a & b;endmodule这个模块表示一个与门，它有两个输入a和b，一个输出y。
使用assign语句，我们将输出y连接到输入a和b的逻辑与操作。
第三部分：Verilog HDL高级特性（约400字）除了基本的模块和连接之外，Verilog HDL还提供了一些高级特性，用于更复杂的电路建模和验证。
一种特殊的构造是always块。
always块用于描述模块内的行为，基于一个条件或时钟信号的变化。
例如，下面是一个使用always块的模块示例：module counter(input clk, input enable, output reg count);if (enable)count = count + 1;endendmodule这个模块表示一个简单的计数器，在时钟上升沿时根据enable信号增加计数器的值。
Verilog HDL还支持层次化的建模，允许将模块层次化地组织起来，以便更好地管理和复用代码。
层次化建模通过使用模块的层次命名和连接来实现。
例如，我们可以将上面的计数器模块实例化为另一个模块，如下所示：module top_module(input clk, input enable, output reg count);countercounter_inst(.clk(clk), .enable(enable), .count(count));endmodule这个模块实例化了上面定义的计数器模块，并将其内部信号和端口连接到外部接口。
Verilog HDL基础知识
tri tri0 tri1 triand trior trireg unsigned vectored wait wand weak0 weak1 while wire wor xnor xor
第3章 Verilog HDL基础知识
3.2 数 据 类 型
Verilog HDL支持两种形式的注释符：/*……*/与//。其中， /*……*/为多行注释符，用于对多行语句注释；//为单行注释符， 只对注释符所在的行有效。下面是一个使用注释符对1位加法器 进行说明的例子。
第3章 Verilog HDL基础知识
【例3-2】注释符的例子。
/* 该例利用一位加法器来说明单行注释符与多行注释符的
第3章 Verilog HDL基础知识
1. 字符串变量的声明 Verilog HDL中采用寄存器变量来存储字符串，寄存器变量的 位数要大于字符串的最大长度。需要注意的是，Verilog HDL中并 不需要特殊位来存储终止符。 【例3-6】字符串变量的声明。
reg [8*12：1] stringvar； initial
'<base_format><number> 符号“'”为基数格式表示的固有字符，该字符不能省略，否 则为非法表示形式；参数<base_format>用于说明数值采用的进制 格式；参数<number>为相应进制格式下的一串数字。这种格式未 指定位宽，其缺省值至少为32位。
第3章 Verilog HDL基础知识
第3章 Verilog HDL基础知识
module addbit (a，b，ci，sum，co)；
input
Verilog HDL基础
还可以在模块实例引用时，改变引用模块或实例中已 定义的参数。
module decode(A,F) parameter IN_Width=4,OUT_Width=16; …
endmodule；
4.4 变量－－数据类型
wire型
用assign赋值的组合逻辑信号，输入输出信号 默认为wire型，取值为0、1、x和z
4.2 Verilog基本语法—语言要素
间隔符: Verilog 的间隔符主要起分隔文本的作用， 可以使文本排列有序，便于阅读与修改。
间隔符包括空格符（\b）、TAB 键（\t）、换行符（\n） 及换页符。
注释符:注释只是为了改善程序的可读性，在编译时 被忽略。
多行注释符“/* --- */”：用于写多行注释； 单行注释符“//”：以开始到行尾结束为注释文字。
如：8’b01010011，8’h53
x代表不定值，z代表高阻，每个字符所代表的 宽度取决于所用进制
下划线：用来分隔数，以提高程序可读性
如16’b0011101001010001可写成 16’b0011_1010_0101_0001
4.4常量－－parameter
Parameter用来定义一个标识符代表一个常量，称为 符号常量，用以提高程序的可读性，经常用于定义变 量的宽度。
4.7 循环移位寄存器（1）
always @ (posedge clk) if(preset) begin q3=0; q2=1; q1=1; end begin q3=q2; q2=q1; q1=q3; end;
第1章 Verilog HDL入门简介
Verilog HDL数字系统设计及仿真
数字电路的回忆—七进制计数器
Verilog HDL数字系统设计及仿真
➢状态转换图
➢卡诺图
2
Verilog HDL数字系统设计及仿真
➢ Q3* 的卡诺图
➢状态方程：
Q3* Q3Q2 ' Q3 'Q2Q1
3
Verilog HDL数字系统设计及仿真
8
采用Verilog HDL代码
Verilog HDL数字系统设计及仿真
➢计数器模块
➢JK触发器模块
module
module JK_FF(J,K,CLK,Q,Qn);
Counter(Q3,Q2,Q1,C,CLK); input J,K;
output Q3,Q2,Q1,C;
input CLK;
input CLK;
output Q,Qn;
wire J1,K2,J3;
wire G3_n,G4_n,G5_n,G6_n,G7_n,G8_n;
nand G7(G7_n,Qn,J,CLK);
JK_FF JK1(Q1,Q1n,J1,1,CLK);nand G8(G8_n,CLK,K,Q);
JK_FF JK2(Q2, ,Q1,K2,CLK); nand G5(G5_n,G8_n,G6_n);
nand G1(Q,G3_n,Qn);
or or1(K2,Q1,Q3);
nand G2(Qn,Q,G4_n);
endmodule
not G9(CLK_n,CLK);
endmodule
9
Verilog HDL数字系统设计及仿真
➢更简洁的代码
module Counter(Q,CLK,RESET);
Verilog-HDL基础知识
Verilog-HDL基础知识第⼆章 Verilog-HDL基础知识1.Verilog-HDL概述1.1 什么是硬件描述语⾔（HDL）HDL：Hardware Description Language硬件描述语⾔HDL是⼀种⽤形式化⽅法描述数字电路和系统的语⾔，可以描述硬件电路的功能、信号连接关系和定时关系。
1.2 使⽤HDL的优点电路的逻辑功能容易理解；便于计算机对逻辑进⾏分析处理；把逻辑设计与具体电路的实现分成两个独⽴的阶段来操作；逻辑设计与实现的⼯艺⽆关；逻辑设计的资源积累可以重复利⽤；可以由多⼈共同更好更快地设计⾮常复杂的逻辑电路（⼏⼗万门以上的逻辑系统）。
1.3 Top_Down设计思想1.4 Verilog-HDL简介1.4.1 Verilog HDL的发展1.4.2 Verilog-HDL与VHDL的⽐较☆ VHDL－VHSIC Hardware Description Language。
VHDL于 1987年成为IEEE标准。
☆ Verilog-HDL简单易学，语法⽐较灵活。
VHDL语法严谨，需要较长的时间学会。
☆ Verilog-HDL在系统抽象⽅⾯⽐VHDL略差，但在门级开关电路描述⽅⾯⽐VHDL强。
1.4.3 Verilog-HDL 的应⽤ASIC和FPGA设计师可⽤它来编写可综合的代码。
描述系统的结构，做⾼层次的仿真。
验证⼯程师编写各种层次的测试模块对具体电路设计⼯程师所设计的模块进⾏全⾯细致的验证。
库模型的设计：可以⽤于描述ASIC 和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（Macro Cell）。
1.4.4 Verilog-HDL的抽象级别⽤Verilog-HDL描述的电路设计就是该电路的Verilog HDL模型，这些模型可以是实际电路的不同级别的抽象，这些抽象的级别和它们对应的模型类型共有以下五种：?系统级(system): ⽤⾼级语⾔结构实现设计模块的外部性能的模型。
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同一时刻发生的。 一般来讲，计算机编程语言是非并
行的。
心
5、Verilog HDL语言有时序的概验念中，因为在硬件电
路中从输入到输出总是有延迟实存在的。
系
电
信
学
这两点显江示大： Verilog HDL语言与C语言
注意
浙 的最大区别。
第5页
三、为什么要用Verilog HDL？
•电子设计规模越来越大（普通设计已达几百万门的数 量级） ，复杂度越来越高。有必要用高级语言来表达
电
input[N:1]
in0,in1;
信 学
输入、输出端口描述
--描述外部特性
input sel;
大
assign out=sel浙?i江n1:in0;
endmodule
逻辑功能描述 --描述内部特性
程序为模块结构，包含在module与endmodule之间
8 out
第8页
例0.2 4位二进制加法计数器（带同步清0） 1、功能描述：
而当sel=1时：out=in1；
8 out
第7页
2、数据选择器的Verilog HDL源代码
sel
模块名
输入、输出端口列表
in0 8 0 in1 8 1
心
中
module MUX (out, in0,in1, sel); 验
parameter N=8;
参系数实：表示数据位数
output[N:1] out;
= = = (全等)
学
(a= =b)=x; (a= = =b)=1
!= = (非全等) 大
江
浙
操作数中的某一位为不定值x或高
阻z，则结果为不定值x
运算符(续2)
类别
运算符
操作数个数 例子或说明
缩减运算符
移位运算符 条件运算符 连接运算符
& (缩减与)
单目
若：reg[3:0] a;
| (缩减或)
则：&a=a[0]&& [1]&& a[2]&& a[3]
心 中
wor，trior
多重驱动时，具有线验或功能的连线型
wand，triand
多重驱动时，具有系实线与功能的连线型
tri1/tri0 supply1/supply0
上电拉源电（阻逻/辑学下1信拉）电电/地阻（逻辑0）
大
江
浙
以下只介绍wire型变量。
第19页
1、wire型变量：
•最常用的nets型变量。
浙
true_expression:false_expression;
例，2选1的MUX：
out=sel?in1:in0
0.2.1 简单的Verilog HDL的例子
例0.1 数据选择器
1、功能描述：
输入信号：
心
中 验
MUX
实 sel
•in0、in1均为8位二进制数 •sel为地址信号（1位）
输出信号：
系 电 信 学 大
in0 8 0 in1 8 1
•out为8位二进制数
江
输出、输入关系： 浙
•当sel=0时： out=in0；
输,状态表浙 储器之间的物理连接方式
布尔方程 门电路、触发器、锁存器
芯片模块电路 板和物理划分
的子系统 部件之间的物 理连接电路板
底盘等
芯片、宏单元
标准单元布图
电路级 微分方程 晶体管、电阻、电容等 晶体管布图
第4页
4、Verilog HDL语言是并行的，即具有在同一时刻执
行多任务的能力，因为在实际硬件中许多操作都是在
功能说明
常用的寄存器型变量 如触发器、寄存器等
32位带符号整数型变量
心 中
64位带符号实数型变量
纯验数学的抽象描述，不对应 实任何硬件电路。
无符号时间变量
系
电
信
学
大
江
浙
第22页
reg型变量的定义
•语法：
reg 数据1，数据2，……数据n； 心
中
•例子：
验 实
reg a,b
//定义了两个reg型电系变量a，b
~& (缩减与非) ~| (缩减或非)
心 中
^ (缩减异或)
验
^ ~,~ ^ (缩减同或) >>(右移) <<(左移)
实
电系 单目
语法：A>>n或A<<n; 其中n为移位
信
的位数,用0填补空位。
学
若 A=5'b11001,则A>>2为 5'b00110
?:
江大三目
语法：signal=condition？
心
例：
中 验
parameter count_bits=8;
实 系
parameter sel=8，code=信8电’ha3;
学
parameter datawidth大=8;addrwidth= datawidth*2;
江
使用常量的目的： 浙
（1）便于阅读，（2）便于修改。（3）模块的通用性
第17页
0.3.2 变量
并行语句
q
endmodule
& q = q[1] • q[2]K q[ N ]
第10页
3. 在ModelSim中仿真
心
清0
附:测试代码
中
保持
验
实
`timescale 1ns / 1ps module count4_tb_v;
系 电 initial begin
// Inputs
信
reg reset, cin, clk;
心 中 数据类型定义：寄存器型（有保持功能）
实验缺省：wire导线型 系 电时钟上升沿执行下面语句块：描述时序
语句 begin
பைடு நூலகம்
信
块
描述组 合电路
if (reset) q<=0;//清学0
else q<=
q
+
大 cin浙; 江//计数或保持
reset cin clk
cout 8
end
assign cout=&q && cin; // 进位
一、分类：
•指硬件电路中的各种连接， •输出始终根据输入的变化而 更新其值的变化
网络型（nets type）：
心 中
验
系实常指硬件电路中具有状
电态保持作用的器件，如触
信 学
发器、寄存器等
大
寄存器型浙（江register type）：
第18页
（一）nets型
最主要类型
类型
功能
wire，tri
连线类型
•例子：
实
系
wire a,b,c //定义了三个信电wire型变量a，b，c
学
wire[7:0] databus /江/定大义了八位宽wire型向量数据总线
浙
wire[20:1] addrbus //定义了20位宽wire型向量地址总线
第21页
（二）register型：
类型 reg integer real time
某一操作数有不确定值，则结果也是不定值。
运算符(续1)
将x或z看作是一种逻辑状态参与比
较，结果只有0或1两种 。
类别
关系运算符 等式运算符
运算符
操作数个数 例子或中说心明
验
<,<=,>,>=
双目
实
= =(相等) != (不等)
信电系 双目
= =与= = =区别： 例： a=5'b11x01, b= 5'b11x01则：
实 逻辑运算符 &&(与)，!(非) 双目/单目
||(或) 位运算符 ~(按位非)
系
电
单目 信
若 A=5'b11001,
& (按位与)
学
B=5'b10101
|^((按按位位或异)或)浙江双大目
~A= 5'b00110 A&B= 5'b10001
^ ~,~ ^ (按位
A^B= 5'b01100
同或)
注意
实
系
电
信
对应二进制的宽度
学 大 进制说明：
江 •二进制（b或B） 浙 •八进制（o或O）
•十六进制（h或H）
•十进制（d或D）
•4种进制表示方式：
数制
二进制
进制符号
b或B
八进制 o或O 十进制 d或D 十六进制 h或H
值
例
0，1，x（不定）， z（高阻）
8'b中1心1000101, 8'b1010zzzz, 验8'b0101xxxx，7'b1010zzz
信
reg[8:1] data //定义大了学八位宽reg型向量
江
reg[7:0] mymem[10浙23：0] //定义1k字节的存储器
注意
二维向量称为存储器变量
第23页
0.4运算符
类别
运算符
操作数个数 例子或说明
算术运算符 + ,- ,* ,/,%(求 双目 模)
17/中3=心5（舍去小数部分） 验9%4=1
常用词法：
心
•Verilog HDL区分大小写。
中 验
实
•Verilog HDL的关键字（如电：系always、and、input等）都
采用小写。