数电第三章讲解
数字电子技术课件--第三章-组合逻辑电路
1
1
1
Ai
Bi
Ci-1
21
3. 集成全加器 双全加器
TTL：74LS183 CMOS：C661
VCC 2Ai 2Bi 2Ci-1 2Ci 2Si
VCC2A 2B 2CIn 2COn+1 2F
74LS183
1A 1B 1CIn 1F GND 1Ai 1Bi 1Ci-1 1Ci 1Si 地
VDD 2Ai 2Bi 2Ci-1 1Ci 1Si
与或式 C i A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 18
全加器（Full Adder）
卡诺图
Si BC A 00 01 11 10
0
1
1
11
1
最简与或式
Ci BC A 00 01 11 10
0
1
1
111
圈 “ 1 ” S i A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 A iB iC i- 1 C iA iB iA iC i- 1 B iC i- 1
输入变量：R（红） Y（黄） G（绿）
1 -- 亮 0 -- 灭
1 -- 有 输出变量： Z（有无故障） 0 -- 无
(2)卡诺图化简
YG
R 00 01 11 10
ZRYGRY 0 1
1
RGYG 1
111
列真值表
RYG Z 0001 0010 0100 0111 1000 1011 1101 1111
C3
超前进位电路
A3 B3
CI Σ
S3
A2 B2
CI Σ
S2
数电~ 第三章总结
第三章组合逻辑电路一、组合逻辑电路的特点组合逻辑电路在逻辑功能上的特点是电路任意时刻的输出状态，只取决于该时刻的输入状态，而与该时刻之前的电路输入状态和输出状态无关。
组合逻辑电路在结构上的特点是不含有具有存储功能的电路。
可以由逻辑门或者由集成组合逻辑单元电路组成，从输出到各级门的输入无任何反馈线。
二、组合逻辑电路的分析组合逻辑电路的分析就是根据给定的逻辑电路，通过分析找出电路的逻辑功能，或是检验所设计的电路是否能实现预定的逻辑功能，并对功能进行描述。
其一般步骤为：（1）根据逻辑图写出输出逻辑函数表达式由输入端逐级向后推（或从输出向前推到输入），写出每个门的输出逻辑函数表达式，最后写出组合电路的输出与输入之间的逻辑表达式。
有时需要对函数式进行适当的变换，以使逻辑关系简单明了。
（2）列出真值表列出输入逻辑变量全部取值组合，求出对应的输出取值，列出真值表。
（3）说明电路的逻辑功能根据逻辑表达式或真值表确定电路的逻辑功能，并对功能进行描述。
三、组合逻辑电路的设计根据给定的逻辑功能要求，设计出能实现这一功能要求的最简组合逻辑电路，就是设计组合逻辑电路的任务。
在设计组合逻辑电路时，电路的最简是我们追求的目标之一。
电路的“最简”含意是指所用器件数最少、器件的品种最少、器件间的连线也最少。
组合逻辑电路设计的一般步骤如下：(1)进行逻辑规定根据设计要求设计逻辑电路时，首先应分析事件的因果关系，确定输入与输出逻辑变量，并规定变量何时取1何时取0，即所谓逻辑状态赋值。
(2)列真值表并写出逻辑函数式根据输入、输出之间的因果关系，列出真值表。
至此，便将一个具有因果关系的事件表示为逻辑函数，并且是以真值表的形式给出。
真值表中输出为1时所对应的各最小项之和就是输出逻辑函数式。
(3) 对输出逻辑函数式化简可用代数法或卡诺图法对逻辑函数式化简。
输出逻辑函数式一般为与或表达式，如要求用指定的门电路实现，则须将逻辑表达式变换为相应的形式。
数字电子技术基础第三章
二、交流噪声容限
反相器对窄脉冲 的噪声容限—交 流噪声容限远高 于直流噪声容限。
交流噪声容限受 电源电压和负载 电容的影响。
图3.3.23 CMOS反相器的交流噪声容限
三、动态功耗
动态功耗：当CMOS 反相器从一种稳定工 作状态突然转变到另 一种稳定的过程中， 将产生附加的功耗。
PD=PC+PT PD为总动态功耗 PC为对负载电容充放
图3.3.xx CMOS三态门电路结构之三 可连接成总线结构。还能实现数据的双向传输。
3.3.6 CMOS电路的正确使用
一、输入电路的静电防护
1、在存储和运输CMOS器件时最好采用金属屏蔽层 作包装材料，避免产生静电。
2、组装、调试时，应使电烙铁和其他工具、仪表、 工作台面等良好接地。操作人员的服装、手套等选用 无静电的原料制作。
图3.5.34 OC门输出并联的接法及逻辑图
2.1 概述
常用的门电路在逻 辑功能上有: 与门、 或门、非门、与非 门、或非门、与或 非门、异或门等几 种。
单开关电路 互补开关电路
图3.1.1 获得高、低电平的基本原理
图3.1.2 正逻辑与负逻辑
一些概念
1、片上系统（SoC） 2、双极型TTL电路 3、CMOS
1961年美国TI公司,第一片数字集成电路 （Integrated Circuits, IC）。
C=1时 Vo=RL*Vi/(RL+RTG) RTG越小越好，并且希望不 受输入电压变化。
图3.3.39 CMOS模拟开关接 负载电阻的情况
四、三态输出的CMOS门电路
高阻态。 此电路结构 总是接在集 成电路的输 出端。
图3.3.40 CMOS三态门电路结构之一
数电第三章讲解
(1) 传输门组成的异或门
B=0
A
B
TG1断开, TG2导通
L=A B=1
TG1导通, TG2断开
L=A
TG1
L
TG2
2. 传输门的应用
(2) 传输门组成的数据选择器
C=0
X
TG1导通, TG2断开
L=X
C=1
Y
TG2导通, TG1断开
C
L=Y
VDD TG1 L
TG2
3.3 CMOS逻辑门电路的不同输出结构及参数
3.3.1 CMOS逻辑门电路的保护和缓冲电路 3.3.2 CMOS漏极开路和三态门电路 3.3.3 CMOS逻辑门电路的重要参数
3.3.1 输入保护电路和缓冲电路
采用缓冲电路能统一参数，使不同内部逻辑集成逻辑门电路 具有相同的输入和输出特性。
VDD
vi
基本逻辑
vo
功能电路
输入保护缓冲电路 基本逻辑功能电路 输出缓冲电路
异或门电路324cmos传输门双向模拟开关5v0v电路tg逻辑符号5v0v1传输门的结构及工作原理tp2vttn2v的变化范围为0到5v0v5v0v到5vgsp5v0v到5v5到0v开关断开不能转送信号c00vc15v5v0v5v0v2v5v2v5vgsn5vtg1断开tg2导通tg1导通tg2断开tg1导通tg2断开tg2导通tg1断开tg2tg133cmos逻辑门电路的不同输出结构及参数331cmos逻辑门电路的保护和缓冲电路332cmos漏极开路和三态门电路333cmos逻辑门电路的重要参数331输入保护电路和缓冲电路基本逻辑功能电路基本逻辑功能电路输入保护缓冲电路输出缓冲电路采用缓冲电路能统一参数使不同内部逻辑集成逻辑门电路具有相同的输入和输出特性
数字电子技术基础-第三章--组合逻辑电路
三、静态冒险现象的消除方法
（一）加冗余项 （二）变换逻辑式，消去互补变量 （三）增加选通信号 （四）增加输出滤波电容 （五）引入封锁脉冲
四、动态冒险的定义
动态1冒险
动态0冒险
第四节 常用中规模集成组合逻辑模 块之一 编码器
一、普通编码器
（一）二进制普通编码器 例3-6 试设计一个4线-2线编码器电路，可将
（2）真值表见表所示，因为有4个输入变量， 所以真值表中共有16行，每行对应了一种变量取 值组合，根据题目中的叙述，其中12种变量取值 组合不会出现，所以视为无关项。
（二）二－十进制编码器——键控8421BCD码编码器
二、优先编码器
（一）优先编码器的定义与功能
例3-7 设计一个4线-2线优先编码器，任一时 刻必须有一个输入有效，但允许多个输入同时 有效。
解：（1）约定：输入为高电平有效，信息 有效用1表示，无效用0表示。4个信息分别 用I0、I1、I2、I3表示，2位代码用A1、A0表 示，且对应的关系为： I0的编码为00（左边 为A1、右边为A0）， I1的编码为01（左边为 A1、右边为A0）， I2的编码为10（左边为A1 、右边为A0），I3的编码为11（左边为A1 、 右边为A0 ）。 I0 、 I1 、 I2 、 I3的优先级依 次升高。
第三节 组合逻辑电路中的竞争冒险
前面在分析和设计组合逻辑电路时，考虑的是输 入信号、输出信号已经处于稳定的逻辑电平的情 况，没有考虑输入变化瞬间的情况。为了保证系 统工作的可靠性，有必要再讨论当输入信号逻辑 电平发生变化的瞬间电路的工作情况。
由于门电路存在延迟时间，在输入变化的瞬间， 在电路的输出端口可能会出现与我们的预期不一 样的尖峰脉冲，我们称这种情况为电路出现了冒 险。
数电第3章
2．CP=1时的情况 在CP=1时，G3和G4两个逻辑门被封锁，它们的输出G3OUT=1， G4OUT=1,所以无论G5OUT的输出 怎样变化，G1和G2组成的RS触 发器的输出状态保持不变。而G7和G8两个逻辑门被打开，它们 的输出G7OUT= 、G8OUT=D，即 = 、 =D。将它们代入RS触发器 的特性方程可以得到 =D。但是要特别注意，这时 只是随 着D的变化而变化，并不锁存。 3. CP下降沿时刻的情况 CP下降沿时刻即由CP=1时的情况变为CP=0时的情况，G7和G8 两个逻辑门被封锁，G3和G4两个逻辑门被打开。此时 锁存CP 下降沿时刻的D值而不再变化。随后将该值送入G1和G2组成的 RS触发器，使得Q=D。 4. CP下降沿过后的情况 CP下降沿过后G7和G8两个逻辑门被封锁， 锁存的CP下降沿 时刻的D值保持不变，G3和G4两个逻辑门被打开，D触发器的状 态Q保持,当然也不变。
3.2.2 工作原理 G5、G6、G7和G8 组成的电路受时钟信号CP的控制；G1、G2 、 G3和G4组成的电路受 的控制。
1．CP=0时的情况 在CP=0时，G7和G8两个门被封锁，它们的输出G7OUT=G8OUT=1, 所以无论数据输入端D怎样变化，G5和G6组成的RS触发器的输 出状态保持不变。但G3和G4两个门被打开，它们的输出 G3OUT= 、G4OUT= ，即G1和G2组成的RS触发器的 = 、 n+1 = 。将它们代入RS触发器的特性方程，可得Q = ,计算 过程如下：
3.3.2 逻辑功能描述 1. JK触发器的特性方程 将JK触发器的逻辑电路同D触发器的逻辑电路相比照可知， JK触发器新增加的或逻辑的输出就是D触发器的D。因此，由 JK触发器的逻辑电路和D触发器的特性方程可以很容易地得 到JK触发器的特性方程：
数字电子技术讲义第三章组合逻辑电路
第三章 组合逻辑电路根据组合逻辑电路的不同特点，数字电路分成：组合逻辑电路（组合电路）时序逻辑电路（时序电路）组合逻辑电路的特点：任意时刻的输出仅仅取决于该时刻的输入，与电路原来状态无关。
()n i i A A A f F Λ21，=（i =1，2，…m ）3.1组合逻辑电路的分析组合逻辑电路的分析方法：1）由逻辑图写出各输出端的逻辑表达式2）化简和变换各逻辑表达式 3）列真值表 4）分析确定功能例： C B A L ⊕⊕=3.1.1 分析加法器 半加器真值表 (1)1位加法器 1）半加器不考虑由低位进位来的加法器B A A S ⊕==AB Co =2）全加器考虑低位进位的加法器CI B A CI AB CI B A BCI A S +++= 全加器真值表 CI B B A CI A CO ++=S “奇数个1时，S 为1”CI “两个以上1时，CI 为1”A(2)多位加法器1、并行相加串行进位的加法器例如：四位二进制数A 3 A 2A 1A 0和B 3 B 3 B 3 B 3相加CICO ΣCICO ΣCICO ΣCICO ΣCOS 1S 0S 2S 3A 0B 0A 1B 1A 2B 2A 3B 3每位进位信号作为高位的输入信号――串行进位故任一位的加法运算必须在低一位的运算完成后才能进行――速度慢 2、超前进位每位的进位只由加数和被加数决定，而与低位的进位无关。
1-⊕⊕=i i i i C B A S ()1-⊕+=i i i i i i C B A B A C3.1.2 分析数据选择器数据分配器：将公共数据线上的信号送往不同的通道 数据选择器：将不同通道的信号送往公共数据线74LS153为例：通过给定不同的地址代码，即可从4个输入数据中选出所要得输出 函数式：()()()()[]01130112011101101A A D A A D A A D A A D Y +++= 总结：1、数据选择器可将多通道输入的数据有选择的传送到输出端2、数据选择器还可作为一般的逻辑函数产生器，一个2n选一的数据选择器可以产生n 或少于n 个输入变量的逻辑函数3、构成逻辑函数产生器的关键是确定常量输入端的逻辑值。
数字电子电路技术 第三章 SSI组合逻辑电路的分析与设计 课件
表3-1 例3-1真值表
第四步：确定电路的逻 辑功能。
由真值表可知，三个变
量输入Ａ，Ｂ，Ｃ，只有两
个及两个以上变量取值为1 时，输出才为1。可见电路 可实现多数表决逻辑功能。
Ａ ＢＣ F ０ ００ ０ ０ ０１ ０ ０ １０ ０ ０ １１ １ １ ００ ０ １ ０１ １
１ １０ １
21.10.2020
h
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2. 组合逻辑电路设计方法举例。
例3-3 一火灾报警系统，设有烟感、温感和 紫外光感三种类型的火灾探测器。为了防止误报警， 只有当其中有两种或两种以上类型的探测器发出火 灾检测信号时，报警系统产生报警控制信号。设计 一个产生报警控制信号的电路。
解：(1)分析设计要求，设输入输出变量并逻辑赋值；
用方法和应用举例。
21.10.2020
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4
３.1 SSI组合逻辑电路的分析和设计
小规模集成电路是指每片在十个门以下的集成芯片。
3.1.1 组合逻辑电路的分析方法
所谓组合逻辑电路的分析，就是根据给定的逻辑 电路图，求出电路的逻辑功能。
1. 分析的主要步骤如下： (1)由逻辑图写表达式； (2)化简表达式； (3)列真值表； (4)描述逻辑功能。
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对M个信号编码时，应如何确定位数N？
N位二进制代码可以表示多少个信号？
例：对101键盘编码时，采用几位二进制代码？ 编码原则：N位二进制代码可以表示2N个信号， 则对M个信号编码时，应由2N ≥M来确定位数N。
例：对101键盘编码时，采用了7位二进制代码 ASCⅡ码。27＝128＞101。
０１１１
１０００
１０１１
１１０１
１ １ １ １ 21.10.2020
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起低阻通道，形成较大的 脉冲电流。 不仅增加了CMOS电路的 功耗，而且也成为CMOS 电路的内部干扰源。
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3. CMOS反相器的输入特性
由于信号从栅极输入， 输入电阻很大，又有一个小的寄生电容， 如果输入端没有保护电路， 输入端可能被静电感应充电至高压， 造成绝缘栅击穿，使器件永久损坏。 为避免造成栅极击穿， 实际的CMOS集成电路的每一个输入端都设有输入保
第3章 集成逻辑门电路
3.1 概述
逻辑门电路(门电路): 用来实现基本逻辑关系的电子电路 集成逻辑门电路: 将若干个逻辑门电路集成在一块半导体材料基片上
1
集成逻辑门电路有两种类型器件：
（1）由三极管组成的双极型集成电路
例如：晶体管-晶体管逻辑电路 （简称TTL：Transistor-Transistor Logic）
和增强型NMOS驱动管（TN） 串联组成
11
TP的开启电压VGS(th)P < 0 TN的开启电压VGS(th)N > 0 电路正常工作的条件： VDD >∣VGS(th)P∣+ VGS(th)N，
且VGS(th)N =∣VGS(th)P∣， TN和TP具有相同的导通电阻
Ron和截止电阻Roff。
12
2．工作原理
当输入为低电平时： TN的VGSN = 0 v < VGS(th)N 管子截止。 TP的∣VGSP ∣= VDD 管子导通， 输出为高电平VOH vO =VOH≈VDD
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当输入为高电平VDD时
TN的VGSN = VDD >VGS(th)N， 管子导通。 TP的VGSP = 0 v > VGS(th)P 负载管截止。 输出为低电平VOL， vO =VOL≈0 v。
点
截止区
可变电 阻区 （非饱 导 和区） 通 恒流区 （饱和 区）
∣VGS∣<∣VGS(th)∣
IDS≈0, 截止电阻109Ω以上
∣VGS∣>∣VGS (th) ∣， IDS随VDS的变化而变化，DS之间相当于
而∣VDS∣<∣VGS∣- 一个可变电阻 Ron，而且与VGS的大小有
∣VGS (th) ∣
cd段：TP截止，TN导通， v0＝VOL≈0
更接近于理想的开关特性;更大的抗干扰能力！
16
1）输入电平和输出电平
CMOS反相器的输入逻辑电平变化范围： 输入低电平VIL为：0～VIL(max)， 典型值为：0～0.3VDD； 输入高电平VIH为：VIH(min)～VDD， 典型值为：0.7 VDD～VDD。
（2）由绝缘栅场效应管组成的单极型集成电路
例如：互补金属-氧化物-半导体场效应管逻辑电路 （简称CMOS：Complementary Metal- Oxide-
Semiconductor）。
2
3.2 MOS晶体管
3.2.1 MOS管的分类
根据导电沟道的不同
P型沟道MOS管（ PMOS ） N型
在-0.7v< vI < VDD+0.7v范围内 输入保护电路不起作用，输入
电流iI=0； 当vI>VDD+0.7v和vI <- 0.7v以后 iI的绝对值随vI绝对值的增加而
迅速加大。 D1—D1’代表分布式二极管； C1和C2表示栅极等效电容
24
4. CMOS反相器的输出特性
18
2)静态电压噪声容限
静态电压噪声容限: 电路能够经受，而不改变状态的静态噪声电
压最大值，用VN表示。
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静态电压噪声容限的计算方法 多个门电路互相连接 前一级门电路的输出就是后一级门电路的输入， 根据输出低电平的最大值VOL(max)和输入低电平
的最大值VIL (max)， 可求得低电平时的噪声容限
关。类似于三极管的饱和区。
∣VGS∣>∣VGS (th)∣，
且∣VDS∣>∣VGS∣∣VGS (th)∣
IDS基本上不随VDS变化, 类似于三极管的 放大区。
9
NMOS管的开关等效电路
截止状态
CI：栅极等效电容
导通状态
10
3.3 CMOS反相器
3.3.1 CMOS反相器的结构及工作原理 1．电路结构 标准的CMOS反相器由： 增强型PMOS负载管（TP）
17
CMOS反相器输出逻辑电平变化范围：
输出低电平VOL为：0～VOL(max)， 典型值为：0～0.1v； 输出高电平VOH为： VOH(min)～VDD， 典型值为：（VDD-0.1v）～VDD 可见：CMOS反相器输出电平的振幅近似等
于电源电压VDD。 说明：CMOS集成电路电源的利用率高。
CMOS反相器的输出特性分为： 低电平输出特性 高电平输出特性
25
1) 低电平输出特性
当输入高电平，输出为 低电平时：
TN管导通；TP管截止 负载电流经反相器的输
根据形成沟道的工作方式不同
增强型 耗尽型
3
1. N沟道增强型 2. P沟道增强型
开启电压
N沟道增强型MOS管
4
P沟道增强型MOS管
5
3. N沟道耗尽型 4. P沟道耗尽型 夹断电压
6
7
3.2.2 MOS管的开关特性
以增强型NMOS管为例
输出特性曲线
8
增强型MOS管的开关特性
工作状态
条
件
特
20
低电平时的噪声容限 VNL = V –V IL(max) OL(max) 典型值约为0.3VDD 高电平时的噪声容限 VNH = VOH(min) – VIH(min) 典型值约为0.3VDD
21
2. CMOS反相器的电源电流传输特性
当输入信号改变状态时， 有一段短暂的过渡时间使
可见：输出和输入之间为逻辑非的关系。 通常将反相器称为非门。
14
3.3.2 CMOS反相器的电气特性和参数
1. CMOS反相器的电压传输特性
直流输入电压和输 出电压间的变化关 系，称为：
反相器的电压传输 特性。
15
ab段：TP导通，TN截止， v0=VOH≈VDD
bc段：转折区 TP、TN同时导通 阈值电压Vth≈VDD/2 转折区中点：电流最大