Xilinx器件CIC滤波器设计实现
基于FPGA的CIC滤波器的设计与实现

设输 入序列 为 ( m) , 输 出序 列为 Y ( m) , 若输 入
采样 率为_ 厂 =1 / T , 输 出采 样率为_ 厂 = , / 。内插后 的序
列为
以单级 C I C抽 取 滤 波器 为例 , 积分 部 分 的积 分
程 为
I R滤波器 , 并且反 馈系数为 1 , 状态 方 y ( m ) : f ( 予 ) , , = 0 , ± , , ± 2 , , … ( ) 器是单 级点 的 I
符合设计 的要 求 。故 在 系统 中根据 需要 而设 计信 号 的速率非常重 要 , 而通 过 内插 和抽取 就可 以改变数 字 信号 的速率 , 故研 究 内插 和抽 取 对 于 软 件 无 线 电 的
设计 非常 有 必 要 。运 用 内插 和抽 取 的 就是 多 速 率 滤波 器 … , 这 种 常 用 的多 速 率 滤 波 器 有 C I C 滤 波 器、 H B滤 波 器 、 F I R滤 波器 。本 文设 计 的是 C I C滤
■
( G u i l i n U n i v e r s i t y o f E l e c t r o n i c T e c h n o l o g y , G u i l i n G u a n g x i 5 4 1 0 0 4, C h i n a )
【 A b s t r a c t 】 T h e d e s i g n a n d i m p l e m e n t ar a t o r c o m b( C I C ) i f l t e r a r e d e s c r i b e d . T h e v e i f l o g l a n g u a g e
2 内插 理论
改进型CIC抽取滤波器设计与FPGA实现

改进型CIC抽取滤波器设计与FPGA实现摘要:为了改善级联积分梳状(CIC)滤波器通带不平和阻带衰减不足的缺点,给出一种改进型CIC 滤波器。
该滤波器在采用COSINE 滤波器提高阻带特性的基础上,级联了一个SINE 滤波器,补偿了其通带衰减。
硬件实现时,采用新的多相分解方法结合非递归结构,不仅大大减少了存储单元数量,还使电路结构更加规则。
经仿真和FPGA 验证,改进型CIC 滤波器使用较少硬件,实现了阻带衰减100.3 dB,通带衰减仅为O.000 1 dB 。
关键词:CIC 抽取滤波器;COSINE 滤波器;SINE 滤波器;设计优化;FPGA抽取滤波器是∑-△模/数转换器中的重要组成部分,积分梳状滤波器经常作为第一级滤波器,用以实现抽取和低通滤波。
其优点是实现时不需要乘法器电路,且系数为整数,不需要电路来存储系数,同时通过置换抽取可以使部分电路工作在较低频率,与相同滤波性能的其他FIR 滤波器相比,节约了硬件开销。
经过仿真,抽取率为32 的一阶积分梳状滤波器第一旁瓣相对于主瓣的衰减最大约为15 dB,这样的阻带衰减根本达不到实用滤波器的设计要求。
为了改变滤波性能,一般采用级联积分梳状滤波器(CIC)。
但经过CIC 降频滤波系统降频后会产生信号混叠现象,并且主瓣曲线不平,需要用新的算法或新结构来修正改善这些特性。
1 CIC 抽取滤波器原理经典的抽取滤波器为Hogenauer CIC 滤波器,其传输函数表达式为:式中:参数M 为降频因子,决定了CIC 的通带大小;K 为滤波器的阶数,对阻带衰减起到加深作用。
频率响应为:滤波电路由积分模块与差分模块组成,根据置换原则将抽取因子提到差分模块之前,使其工作在较低频率,并节省了M-1 个存储单元,框图如图1 所示。
采用cic的frm滤波器的system generator实现

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李
杰等:采用 CIC 的 FRM 滤波器的 System generato,通过在 Matlab 的 Simulink 环境中搭
插因子,θ和φ分别为滤波器的通带截止频率和阻带
模型转换成 FPGA 可执行的模型,直接生成 FPGA
FRM 滤波器形成的两种情况。图(a)表示由插值后
建模型,然后调用 System generator 自动将 Simulink
可执行的代码,然后经过综合、仿真以及相应芯片
的配置后下载到硬件环境中进行测试。
本 文 通 过 使 用 ISE 软 件 中 的 System generator
工具库,结合 Matlab/Simulink 库搭建相应的模块来
验证采用 CIC 的 FRM 低通滤波器设计方法的硬件
波器,进一步降低 FRM 滤波器所需乘法器的数量,
进而降低了复杂度,且 CIC 多应用在窄过渡带低通
FRM 滤波器中。
System generator[10~12]是 Xilinx 公司推出的 DSP
收稿日期:2019 年 9 月 15 日,修回日期:2019 年 10 月 20 日
作者简介:李杰,男,硕士研究生,研究方向:水声对抗技术。汪海涛,男,研究员,研究方向:水声对抗技术。
系统级设计,可产生硬件可执行的模型,进而在相应的芯片上进行测试。通过使用 System generator 对采用 CIC 滤波器设计
的 FRM 低通滤波器进行验证,提出了一种新的降低 FRM 滤波器复杂度的方法,可将其应用于窄过渡带低通滤波器的设
计中。
关键词
FRM 技术;CIC 滤波器;System generator;复杂度
FRM 技术是目前常用的设计窄过渡带滤波器的方法,在满足窄过渡带要求的同时,降低了设计所需要的复杂
CIC滤波器的原理与设计

CIC滤波器的原理与设计CIC 的冲击响应{1,010,()n D h n ≤≤-=其他,D 为CIC 滤波器的阶数(即抽取因子), Z 变换后11()1Dz H z z ---=-,当积分梳状滤波器的阶数不等于抽取器的抽取倍数时,令N=DM(N 为滤波器的 阶数,D 为抽取倍数)则积分梳状滤波器的传递函数为:)1(11)(1DM z zz H ----=M 是梳状滤波器中的延时因子,故称M 为差分延时因子;其频率总响应为12()()()jw jw jw H e H e H e ==sin(/2)sin(/2)wDM w=1()()22wDM w DM Sa Sa-⋅⋅x x x Sa /)sin()(=为抽样函数,且1)0(=Sa ,所以CIC 滤波器在0=ω处的幅度值为N ,即:DM e H j =)(0; 一般数字滤波器的指标:即:CIC 幅频特性响应曲线图由其频率响应函数可以看出其主瓣电平最大为D,旁瓣电平为21.51()sin(3/2)/sin(3/2)sin(3/2)j DMH e DM DM ωπωπππ=⋅==,()20lg()()20lg ()a pa p a s a s H j H j H j H j ααΩ=ΩΩ=Ω通带最大衰减阻带最小衰减00()20lg ()()20lg ()ps j a p jw a j a s jw a H e H eH e H e αα==旁瓣与主瓣的差值 (用dB 数表示)为: dB A DM s 46.1323lg 20lg201===πα 可计算出旁瓣与主瓣的差值约为13.46,意味着阻带衰减很差,单级级联时旁瓣电平很大,为降低旁瓣电平,增加阻带衰减采用级联的方式,N 级频率响应为:)2()2()()2/sin()2/sin()(ωωωωωQ Q Q Qj Q Sa DM Sa DM DM e H -⋅⋅=⎥⎦⎤⎢⎣⎡=,可得到N 级CIC 的旁瓣抑制dB Q Q A DM Q Q s )46.13(23lg 20)lg(201⨯=⋅==πα 分析一下发现在Q 级联时多出了Q DM 这个处理增益,因此分析一下尽量减少带内容差(通带衰减),即,在通带内,幅度应尽量平缓;下面就它的幅平响应曲线来分析:1、设在红线w1处抽取的信号带宽很窄,为无混叠信号的带宽,能很好的对窄带信号进行滤波,去除掉高频信号噪声;且在绿线w2=2pi/DM-w1处衰减值足够大,则在其信号带宽内,红线到绿线,信号给CIC 滤 波器带来的混叠就可以忽略,计算此时阻带衰减:)2/sin()2/sin(lg20()(lg 2022012w DM w DMe H e H A jw j ==·引入带宽比例因子b=B/(fs/DM ), B 为抽取信号的带宽,D 为抽取因子,M 为延时因子;fs 为输入端采样率,则w1=b*2pi/DM ;带入可化简得:b A lg 201-≈; (假设b=0.01;即fs=100MHz ,D=20,信号带宽为50khz,此时衰减为40dB);可见单级的CIC 滤波器的无混叠信号带宽内的阻带衰减能达到40dB;;并不怎么大,适用于较粗略的滤波,适合放在第一级抽取;如果采用级联的方式可以加大无混叠信号带宽;但是满足的通带不够窄;2、在红线w1处幅度不能下降太多,通带内幅值容差不能太大,否则会引起高频失真;设该带内容差为sδ,则,)()(lg 2010jw j s e H e H =δ将w1带入可简化得)sin(lg20b b s ππδ≈,当N 级时,其带内容差也会增大;由上面分析可知,阻带衰减和带内容差,只与带宽比例因子b 有关,Df B b s /=,分析可知,在信号带宽一定的前提下,应尽可能采用小的抽取因子,或增大输入采样率;故一般把它放在抽取系统的第一级,所以在配置CIC 时,信号带宽,采样率,抽取因子,综合考虑,下面是阻带衰减和通带衰减的一个表:带宽比例因子b在w1处的通带衰减(dB )级数(N )12 3 4 5 6 1/128 0.00 0.00 0.00 0.00 0.00 0.01 1/64 0.00 0.01 0.01 0.01 0.02 0.02 1/32 0.01 0.03 0.04 0.06 0.07 0.08 1/16 0.06 0.11 0.17 0.22 0.28 0.34 1/8 0.22 0.45 0.67 0.90 1.12 1.35 1/40.911.822.743.654.565.47差分延迟M带宽比例因子b 在w2处的混叠衰减(dB ) 级数(N ) 1 2 3 4 5 6 1 1/128 42.1 84.2 126.2 168.3 210.4 252.5 1 1/64 36.0 72.0 108.0 144.0 180.0 215.9 1 1/32 29.8 59.7 89.5 119.4 149.2 179.0 1 1/16 23.6 47.2 70.7 94.3 117.9 141.5 1 1/8 17.1 34.3 51.4 68.5 85.6 102.8 1 1/4 10.5 20.9 31.4 42.8 52.3 62.7 2 1/128 48.1 96.3 144.4 192.5 240.7 288.8 2 1/64 42.1 84.2 126.2 168.3 210.4 252.5 2 1/32 36.0 72.0 108.0 144.0 180.0 216.0 2 1/16 29.9 59.8 89.6 119.5 149.4 179.3 2 1/8 23.7 47.5 71.2 95.0 118.7 142.5 21/417.835.653.471.389.1106.9表1:大抽取因子表2:大抽取因子下由CIC 频幅响应图可以发现,幅频特性的零点位于1/M 处(M 取值为整数),这说明差分因子M 决定了零点的位置;抽取因子D 狭定了抽取后信号的采样频率,它同差分延时因子M 一起还决定了主瓣和旁瓣的宽度;级数Q 可以用来控制阻带衰减,Q 越大阻带衰减越大,通带内的混叠就越小,但Q 越大,通带内主瓣衰减也越大,所以Q 不可太大,不宜超过5级。
cic滤波器的fpga实现

cic滤波器的FPGA实现发布时间:2016-01-26 15:07:21技术类别:CPLD/FPGA一、关于多采样率数字滤波器很明显从字面意思上可以理解,多采样率嘛,就是有多个采样率呗。
前面所说的FIR,IIR滤波器都是只有一个采样频率,是固定不变的采样率,然而有些情况下需要不同采样频率下的信号,具体例子我也不解释了,我们大学课本上多速率数字信号处理这一章也都举了不少的例子。
按照传统的速率转换理论,我们要实现采样速率的转换,可以这样做,假如有一个有用的正弦波模拟信号,AD采样速率是f1,现在我需要用到的是采样频率是f2的信号,传统做法是将这个经过f1采样后的信号进行DA转换,再将转换后的模拟信号进行以f2采样频率的抽样,得到采样率为f2的数字信号,至此完成采样频率的转换但是这样的做法不仅麻烦,而且处理不好的话会使信号受到损伤,所以这种思想就被淘汰了,现在我们用到的采样率转换的方法就是抽取与内插的思想。
二、抽取先来总体来解释一下抽取的含义:前面不是说,一个有用的正弦波模拟信号经采样频率为f1的抽样信号抽样后得到了数字信号,很明显这个数字信号序列是在f1频率下得到的,现在,假如我隔几个点抽取一个信号,比如就是5吧,我隔5个点抽取一个信号,是不是就是相当于我采用了1/5倍f1的采样频率对模拟信号进行采样了?所以,抽取的过程就是降低抽样率的过程,但是我们知道,这是在时域的抽样,时域的抽样等于信号在频域波形的周期延拓,周期就是采样频率,所以,为了避免在频域发生频谱混叠,抽样定理也是我们要考虑的因素下面来具体来介绍如上图所示,假如上面就是某一有用信号经采样频率f1抽样得到的频谱,假设这时候的采样频率为8Khz ,可以通过数格子得到,从0到F1处有8个空格,每个空格代表1Khz,有些朋友可能会问,这不是在数字频域吗,单位不是π吗,哪来的hz?是的,这里是数字频域,采样频率F1处对应的是2π,这里只是为了好解释,我们用模拟频率来对应数字频率。
CIC滤波器的原理与设计

CIC 的冲击响应{1,010,()n D h n ≤≤-=其他,D 为CIC 滤波器的阶数(即抽取因子),Z 变换后11()1Dz H z z ---=-,当积分梳状滤波器的阶数不等于抽取器的抽取倍数时,令N=DM(N 为滤波器的 阶数,D 为抽取倍数)则积分梳状滤波器的传递函数为:)1(11)(1DM z zz H ----=M 是梳状滤波器中的延时因子,故称M 为差分延时因子;其频率总响应为12()()()jw jw jwH e H e H e ==sin(/2)sin(/2)wDM w =1()()22wDM wDM Sa Sa -⋅⋅x x x Sa /)sin()(=为抽样函数,且1)0(=Sa ,所以CIC 滤波器在0=ω处的幅度值为N ,即:DM e H j =)(0; 一般数字滤波器的指标:()20lg()()20lg ()a pa p a s a s H j H j H j H j ααΩ=ΩΩ=Ω通带最大衰减阻带最小衰减即:CIC 幅频特性响应曲线图由其频率响应函数可以看出其主瓣电平最大为D ,旁瓣电平为21.51()sin(3/2)/sin(3/2)sin(3/2)j DMH e DM DM ωπωπππ=⋅==,旁瓣与主瓣的差值 (用dB 数表示)为: dB A DM s 46.1323lg 20lg201===πα 可计算出旁瓣与主瓣的差值约为13.46,意味着阻带衰减很差,单级级联时旁瓣电平很大,为降低旁瓣电平,增加阻带衰减采用级联的方式,N 级频率响应为:)2()2()()2/sin()2/sin()(ωωωωωQ Q Q Qj Q Sa DM Sa DM DM e H -⋅⋅=⎥⎦⎤⎢⎣⎡=, 可得到N 级CIC 的旁瓣抑制 dB Q Q A DM Q Qs )46.13(23lg 20)lg(201⨯=⋅==πα 分析一下发现在Q 级联时多出了Q DM 这个处理增益,因此分析一下尽量减少带容差(通带衰减),即,在通带,幅度应尽量平缓;下面就它的幅平响应曲线来分析:00()20lg ()()20lg()ps j a p jw a j a s jw a H e H eH e H e αα==1、设在红线w1处抽取的信号带宽很窄,为无混叠信号的带宽,能很好的对窄带信号进行滤波,去除掉高频信号噪声;且在绿线w2=2pi/DM-w1处衰减值足够大,则在其信号带宽,红线到绿线,信号给CIC 滤 波器带来的混叠就可以忽略,计算此时阻带衰减:)2/sin()2/sin(lg 20()(lg 2022012w DM w DM e H e H A jw j ==·引入带宽比例因子b=B/(fs/DM ), B 为抽取信号的带宽,D 为抽取因子,M 为延时因子;fs 为输入端采样率,则w1=b*2pi/DM ;带入可化简得:b A lg 201-≈; (假设b=0.01;即fs=100MHz ,D=20,信号带宽为50khz,此时衰减为40dB);可见单级的CIC 滤波器的无混叠信号带宽的阻带衰减能达到40dB;;并不怎么大,适用于较粗略的滤波,适合放在第一级抽取;如果采用级联的方式可以加大无混叠信号带宽;但是满足的通带不够窄;2、在红线w1处幅度不能下降太多,通带幅值容差不能太大,否则会引起高频失真;设该带容差为s δ,则,)()(lg 2010jw j s e H e H =δ将w1带入可简化得)sin(lg 20b bs ππδ≈,当N 级时,其带容差也会增大;由上面分析可知,阻带衰减和带容差,只与带宽比例因子b 有关,Df Bb s /=,分析可知,在信号带宽一定的前提下,应尽可能采用小的抽取因子,或增大输入采样率;故一般把它放在抽取系统的第一级,所以在配置CIC 时,信号带宽,采样率,抽取因子,综合考虑,下面是阻带衰减和通带衰减的一个表:表1:大抽取因子下的通带衰减由CIC频幅响应图可以发现,幅频特性的零点位于1/M处(M取值为整数),这说明差分因子M决定了零点的位置;抽取因子D狭定了抽取后信号的采样频率,它同差分延时因子M一起还决定了主瓣和旁瓣的宽度;级数Q可以用来控制阻带衰减,Q越大阻带衰减越大,通带的混叠就越小,但Q越大,通带主瓣衰减也越大,所以Q不可太大,不宜超过5级。
CIC滤波器的原理及FPGA实现

com ber: p rocess (clk_ com b) b eg in if (clk_ com b’even t and clk_ com b= ’1’) then
x ≤x_ in; - - x_ in 是 8 位输入 i0 ≤i0+ conv_ in teger (sx tx) ; i1 ≤i1+ i0; - - 累加 i2 ≤i2+ i1; i3 ≤i3+ i2; - - i3 为第四级积分器输出
……… End if; End p rocess in tegra to r;
大。鉴于此, 当前的专用DDC 芯片中, 都采用了一种 高 效的滤波器—— C IC 滤波器 (C IC 滤 波 器 是 由 Hogenauer E. B. 于 1981 年提出的, 因此又被称为 Hogenauer 滤波器) 作为第一级滤波器, 实现抽取、 低 通滤波; 第二级则采用一般的 F IR 或者 F IR 实现 的特殊滤波器 (如半带滤波器) , 此时它们工作在较 低的频率下, 且滤波器的参数得到了优化, 因此更容 易以较低的阶数实现, 节省资源, 降低功耗。 本文在研究C IC 滤波器基本原理的基础上, 对 其进行了 FPGA 仿真、综合, 并最终应用在工程中, 达到了设计要求。
resou rces and can p lay w ell in h igher frequency. B a sed on the theo ry of C IC filter, I have
FPGA的CIC滤波器的设计

FPGA的CIC滤波器的设计1.原理概述CIC滤波器由差分器、积分器和组合器三部分组成,可有效实现信号的重采样和滤波功能。
其基本原理是将输入信号通过差分器进行差分运算,然后经过积分器进行累积运算,最后通过组合器实现滤波和重采样。
CIC滤波器的特点是具有高的通带增益和截止频率,且不需要乘法器和存储器,适合在FPGA中实现。
2.设计步骤(1)确定CIC滤波器的设计参数,包括增益因子、积分阶数、截止频率等。
(2)根据设计参数计算滤波器的结构参数,包括输入和输出数据宽度、积分器的阶数和阶间差值等。
(3)根据计算结果,设计CIC滤波器的硬件结构,包括差分器、积分器和组合器的实现方法。
(4) 使用HDL语言(如Verilog或VHDL)编写FPGA的CIC滤波器的代码,同时进行功能仿真和波形仿真。
(5)在FPGA开发板上进行综合、布局布线和验证,实现CIC滤波器的硬件设计。
3.设计关键技术(1)差分器设计:差分器实现差分运算,可以简单采用异或门或加减器实现。
需要注意输入信号的幅度范围和差分器的输出范围。
(2)积分器设计:积分器实现累积运算,需要考虑积分阶数、数据宽度和溢出等问题。
可以采用寄存器与加法器的串行或并行结构实现。
(3)组合器设计:组合器实现滤波和重采样功能,需要根据设计参数确定组合器的截止频率和增益系数。
可以采用多级组合器结构实现。
(4)输入输出接口设计:FPGA的CIC滤波器需要与外部系统进行数据交换,因此需要设计合适的输入输出接口,包括数据接口、时钟接口和控制接口等。
4.实现优化技术(1)折叠积分器:为了减少资源占用和延迟,可以采用折叠积分器结构,将多级积分器合并为一个积分器实现。
(2)级联结构:为了增加滤波器的阶数和降低截止频率,可以采用级联结构,将多个CIC滤波器级联实现。
(3)变系数设计:为了实现可调节的滤波参数,可以设计可变系数的CIC滤波器,在运行时动态调整增益因子和积分阶数。
综上所述,FPGA的CIC滤波器设计是一项复杂的数字信号处理任务,需要深入理解CIC滤波器的原理和设计方法,结合FPGA的硬件实现技术进行设计和优化。
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DS613 March 24, 2008
1
Product Specification
CIC Compiler v1.1
Frequency Response Characteristics
The frequency response of a CIC filter is obtained by evaluating Equation 1 at:
implementations • Optional mapping to DSP48/E/A primitives • Synchronous clear input • Clock enable input
General Description
The Xilinx LogicCORETM IP CIC Compiler core v1.1 provides the ability to design and implement Cascaded Integrator-Comb (CIC) filters for a variety of Xilinx FPGA devices. CIC filters, also known as Hogenauer filters, are multi-rate filters often used for implementing large sample rate changes in digital systems. They are typically employed in applications that have a large excess sample rate. That is, the system sample rate is much larger than the bandwidth occupied by the processed signal as in digital down converters (DDCs) and digital up converters (DUCs). Implementations of CIC filters have structures that use only adders, subtractors, and delay elements. These structures make CIC filters appealing for their hardware-efficient implementations of multi-rate filtering.
• Any filter structure that is required to efficiently effect a large sample rate change
Theory of Operation
The following description of the CIC decimator and interpolator is based closely on that provided in [Ref 1]. The general concept of a CIC filter is the low-pass response that results from filtering an input signal with a cascade of N unit-amplitude, rectangular windows of length R*M. The system response of such filter is
The implementation of this filter response with a clever combination of comb filter sections, integrator sections, and upsampling (for interpolation) and downsampling (for decimation) give rise to the hardware-efficient implementation of CIC filters.
H(
f
ห้องสมุดไป่ตู้
)
=
⎡sin(πRMf ⎢⎣ sin(πf )
)⎤N ⎥⎦
Equation 3
This magnitude response is low-pass. In the design process of a CIC filter implementation, the parameters R, M, and N are selected to provide adequate pass-band characteristics over the frequency range from zero to a predetermined cutoff frequency fc. This pass-band frequency range is typically the bandwidth of interest occupied by the signal undergoing processing by the CIC filter. Figure 1 shows the frequency response of a 3-stage (N = 3) CIC filter with unity differential delay (M = 1) and a sample rate change R = 7.
CIC Compiler v1.1
DS613 March 24, 2008
Product Specification
Features
• Parameterizable drop-in module for Virtex™-5, Virtex-4, Virtex-II Pro, Virtex-II, Spartan™-3E, Spartan-3A, and Spartan-3A DSP FPGAs
© 2007-2008 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, the Brand Window, and other designated brands included herein are trademarks of Xilinx, Inc. All other trademarks are the property of their respective owners.
Applications
• Channelization functions in a digital radio or MODEM
• Digital up-conversion or down-conversion signal processing chains in digital transmitters or receivers
from 2 bits to 20 bits • Full or limited precision output data up to 48 bits • Single or multi-channel support for up to 16
channels • Hardware folding for small foot-print
X-Ref Target - Figure 1
Figure 1: CIC Magnitude Response
According to Equation 3 and as seen in Figure 1, there are nulls in the magnitude response (transfer functions zeros) at integer multiples of f =1/(RM). Thus, the differential delay parameter, M, can be used as a design parameter to control the placement of the nulls. Figure 2 shows the effect of the differential delay M on the magnitude response of a filter with 3 stages (N = 3) and a sample rate change
2
DS613 March 24, 2008
Product Specification
CIC Compiler v1.1
R = 7. Besides the effect on the placement of the response nulls, increasing M also increases the amount of attenuation in side lobes of the magnitude response.
R*M −1
∑ H (z) = [ z −k ]N k =0
Or
H (z)
=
(1 − z −R*M ) N (1 − z −1 ) N
Equation 1
Where
N is the number of CIC stages R is the rate change (decimation or interpolation) M is the differential delay in the comb section stages of the filter
X-Ref Target - Figure 2
Figure 2: CIC Magnitude Response – Effect of Differential Delay M
The rate change parameter R can also be used to control the frequency response of the CIC filter. The effect of R on the magnitude response can be seen in Figure 3. In essence, increasing the rate change increases the length of the cascaded unit-amplitude, rectangular window of length R*M. This results in an increase in attenuation and decrease of the width of the response side lobes.