MAXPLUS半加器操作说明
MAX+plusII操作指南
附录一MAX+plusII操作指南完成组合逻辑电路的设计与仿真过程，主要用到以下操作，而且有顺序规定，在编译前需对图形编辑文件保存，并且项目文件必须与图形文件名称一致、保存在同一文件夹，只是后缀不同。
编译正确后才能创建波形文件，波形文件保存后，才能进行仿真，最后进行时序分析。
如中途进行修改，从修改开始的操作步骤要重做一边。
1、建立一个新项目；2、建立一个新的图形输入文件；3、进行图形输入文件的编辑；4、进行项目文件的编译；5、创建波形文件并进行功能仿真；6、进行时序分析。
一、建立一个新项目①启动MAX+plusII：在WINDOWS98界面下，单击开始—程序—Altera—MAX+plusII9.5，进入MAX+plusII9.5管理器窗口，见图1-1。
②用MAX+plusII编译一个设计文件之前，必须先指定一个项目文件，选中File—Project—Name，显示对话框图1-2。
③在Project Name框中，键入项目名，如test1，若改变test1所属子目录，用户可在Directories窗口中修改。
④选择OK，则MAX+plusII9.5窗口标题会变成新的项目名称：MAX+plusIIManager-d:\Max2work\test1。
⑤如已打开一个图形文件，可用菜单File—Project—Set Project To Current File将项目设为与当前图形文件相对应。
注意：换一个电路图，必须重新定义项目名，项目名与文件名必须一致。
图1-1 MAX+plusII9.5管理器窗口图 1-2 建立项目对话框二、 建立一新的图形输入文件在文件菜单中，选中File —New ，出现图1-3对话框New ，New 的对话框供读者选择输入方法：● 图形文件● 符号文件● 文本文件● 波形文件下面介绍的是使用图形输入法。
图1-3新建文件对话框② 选择Graphic Editor file 图形输入文件，选择OK ，则出现一个无名称的图形编辑窗口，如图1-4所示。
MAX PLUS2使用指南.
步骤8： 仿真测试和 波形分析
步骤7： 建立仿真 波形文件
步骤6： 启动编译
步骤5： 选择目标器件
步骤9： 引锁定并编译
步骤10： 编程下载/配置
步骤11： 硬件测试
2018/11/20
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1.15补充说明
提出项目 1.项目可行性 2.项目功能 3.设计思路 项目设计 1.设计输入 2.综合 3.适配
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步骤2:输入设计项目和存盘
(3)在原理图编辑窗中的任何一个位置上双击鼠标，将弹出输 入元件项“Enter Symbol”的对话框。
图形编辑区
图形编辑工具
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步骤2:输入设计项目和存盘 “Enter Symbol” 对话框说明
元件符号名输入区，可直 接输入所需元件的符号名 用户工作库，末存盘时为默 认文件夹，此处已存盘到自 己建立的文件夹 库选择区，软件安装在 D 盘 maxplus2 文 件夹下，除了用户工作库外，还有四种 元件库,包含了基本逻辑元件库prim,如门 、触发器等；宏功能元件库 mf,如74系列 等；参数可设置兆功能元件库 mega_lpm, 如 LPM_FIFO ；逻辑元件与宏 功能元件扩展库edif等 当前选中的库为用户工作库 ，末存盘时为默认文件夹 当前选中库的元件列表区
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步骤8:编程下载
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步骤8:编程下载
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步骤8:编程下载 (2)下载。连接好硬件及下载连接线等。按“Configure”下载 配置文件。成功后通过硬件进行逻辑验证。
Maxplus使用指南
Maxplus使用说明一、软件的安装在光盘中提供了Maxplus10.2的安装程序和license.dat。
在文件夹中双击autorun.exe，然后出现如下的界面：然后再点击Install下面的最上面的那个，然后点击安装。
在安装好了之后，要安装license.dat，如下操作：菜单->Options->license Setup，出现如下的界面：然后点击Browse选择license.dat的存放路径，然后点击OK。
这样就可以了。
二、Maxplus使用方法使用Maxplus主要是为了完成对程序的仿真以及配合JTAG对芯片进行烧写。
下面将给出操作步骤。
（一）、新建文件图1如图1所示，点击File-〉New或是直接点击快速菜单下面的新建菜单，可以得到图2的界面。
图2其中，第一个是生成图形编辑文件，就是顶层文件是模块形式的；第二个是生成单个模块的文件，由它可以设计实现某个功能的单独模块；第三个是生成语言编辑的文件，就是用VHDL、Verilog HDL或是.mif文件；最后一个是生成波形仿真文件的。
一般情况下我们先可以选择第一个和第三个的其中一个就可以了。
下面就先选择第三个，得到如图3界面。
图3（二）、文件的编写下面编写一个简单的程序，实现数a和b的与，如图4所示：图4在文件写好后，点击保存，得到如下的界面：图5这里要注意的是保存的时候，要注意文件中的实体名和上面要写的File Name 要相同，所以上面的File Name那个地方要写上example，在Automatic Extension 里面选择.vhd，Directories选择保存文件的路径。
保存好了之后，为了保证文件的编译正确，要指定一下路径：菜单->File->Project->Set Project to Current File，如图6所示：图6这样就可以指定文件所在的路径了。
（三）、文件的编译文件写好保存后，要进行编译，可以如下操作：菜单->Max+plus II->Compiler,或是直接点击，可以得到下面的界面：图7点击Start进行进一步的编译，出现下界面：图8上面的编译说明没有错误，下面就要进行软件的波形仿真。
MaxPlusII使用指南
将当前设计文件设定为工程文件
注意，此路径的指示文件 始终指向当前的工程文件！
开始编译/综合工程文件---半加器
消掉此设置
为顶层设计文件--全加器的设计 另建一原理图编辑窗
设计全加器原理图
存盘！
双击此元件
打开原理 图编辑窗
将当前文件设置
成工程文件！
编译/综合前选定适配元件
消去QUARTUS设 置
使用MAX+PLUS II编译器对Altera器件设计进行编译， 并使用Altera校验工具进行器件或板级仿真。
支持与Synopsys、Viewlogic、Mentor Graphics、Cadence、Exemplar、 Data I/O、Intergraph、Minc、OrCAD等公司提供的工具接口；
选择适配器件
再选择适当的器件， 以下假设所选的器 件是EPF10K10LC84
选择器件系列
编译！
仿真测试全加器的逻辑功能
建立波形 仿真文件
选择波形编辑 器
输入测试信号
输入测试信号
全加器端口信 号
按此键
设置输入信号电平，启动仿真器
启动仿真器
时序仿真
逻辑测 试正确
建立一个新工程
每个设计都都是一个工程，都必须有一个工程名 工程名必须与设计文件名一致（相符）
原理图设计输入 文本设计输入
• 使用 VHDL、AHDL等硬件描述语言
第三方 EDA 工具
EDIF文件
• 利用开发工具FPGA-Express，或SYNPLIFY等生成
OrCAD编辑的原理图，Xilinx公司XNF格式的文件
设计输入文件
VHDL/Verilog AHDL
MAX+PLUS的基本使用(设计、编译、仿真、管脚锁定、编程配置和文本设计)
附一：MAX+PLUS Ⅱ的基本使用一、概述Altera 公司的 MAX+PLUS Ⅱ开发系统是一个完全集成化、易学易用的可编程逻辑器件软件设计环境，可以在多种平台上运行，具有操作灵活、支持器件多、设计输入方法灵活多变的特点，是用户设计、开发以Altera PLD 器件为核心的软件开发工具。
MAX+PLUS Ⅱ是Multiple Array Matrix and Programmable Logic User System 的缩写，软件版本分基本版、商业版和学生版，学生版软件在功能上与商业版类似，仅在可使用的芯片上受到限制。
MAX+PLUS Ⅱ的9.x 版和10.x 版均可安装在WIN95或WIN98/2000操作系统上，其中9.x 版需32MB 内存、1GB 以上硬盘，10.x 版需64MB 内存、2GB 以上硬盘。
MAX+PLU SⅡ的设计过程可用图1-1-1表示：二、AX+PLUS Ⅱ的常用设计输入方法多种，主要包括原理图设计输入方式、文本设计计输入 MAX+PLUS Ⅱ的原理图设计输入是最为直接的一种设计输入方式，使用这种方式输入设计效率较低，但容易实现仿真，便于信号的观察以及电路的调整。
MAX+PLUS Ⅱ的文本输入和编译系统支持VHDL、Verilog 和AHDL （Al 形设计输入 MAX+PLUS Ⅱ中提供了直观的、易于理解的波形输入方式，可以设计组分配逻 图1-1-1 MAX+PLUS Ⅱ设计流程图M MAX+PLUS Ⅱ软件的设计输入方法有输入方式、波形设计输入方式、底层设计输入方式等。
设计人员可以根据自己的实际情况灵活选择使用。
1.原理图设MAX+PLUS Ⅱ提供了丰富的库单元供设计者调用，.mf 库几乎包含了所有的74系列器件，.prim 库提供了数字电路中所有的分离器件，包括多种特殊的逻辑宏功能和新型的参数化的兆功能模块。
２.文本设计输入tera 硬件描述语言）编写的HDL 设计文件。
Max+plusⅡ操作简介
M a x+p l u sⅡ操作简介(主要)(总16页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--Max+plusⅡ系统的操作简介Max+plusⅡ开发工具是美国Altera公司自行设计的一种软件工具，其全称为Multiple Array Matrix and Programmable Logic User System。
它具有原理图输入和文本输入（采用硬件描述语言）两种输入手段，利用该工具所配备的编辑、编译、仿真、综合、芯片编程等功能，将设计电路图或电路描述程序变成基本的逻辑单元写入到可编程的芯片中（如FPGA芯片），作成ASIC芯片。
它是EDA设计中不可缺少的一种工具。
通过一个简单的二输入与门电路设计范例介绍：利用Max+plusⅡ系统（1）如何编写VHDL程序（使用Text Editor）；（2）如何编译VHDL程序（使用Compiler）；（3）如何仿真验证VHDL程序（使用Waveform Editor，Simulator）；（1）建立和编写一个VHDL语言的工程文件首先启动Max+plusⅡ系统，启动后系统进入主菜单画面，在主菜单上有5个选项，分别是：Max+plusⅡ、File、Assign、Options和Help。
Max+plusⅡ系统主窗口（a）打开文本编辑器；用鼠标点击File选项，点击子菜单中的New选项，接着屏幕会出现New的对话框。
在对话框内有4种编辑方式：图形编辑、符号编辑、文本编辑和波形编辑。
VHDL文件属于文本，那么应该选择文本编辑方式，点击OK按钮，屏幕上将出现一个无名的编辑窗口，则系统进入文本编辑状态。
（或用鼠标点击Max+plusⅡ选项，点击子菜单中Text Editor选项.。
）打开文本编辑器（b）在编辑窗口中进行编辑输入，输入相应的描述语句。
文本编辑窗口中编辑输入[例1] 实现2输入与门的VHDL描述LIBRARY IEEE;USE and2 ISPORT(a, b : IN STD_LOGIC;y: OUT STD_LOGIC);END and2;ARCHITECTURE one OF and2 ISBEGINy<= a and b;END one;（c）存盘。
maxplusii使用说明
工程设计的构成 顶层设计
编译器可以直接读取某些顶层设计 EDIF网表文件 VHDL网表文件 Xilinx网表文件
使用图形编辑器将OrCAD编辑的原理图保存为.gdf文件 子设计 (下层模块)
EDIF格式、 VHDL文件、 OrCAD原理图和Xilinx文件 创建符号或者嵌入文件 在图形编辑器里嵌入符号或者在文本编辑器里嵌入文件
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将当前设计文件设定为工程文件
注意，此路径的指示文件 始终指向当前的工程文件！
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开始编译/综合工程文件---半加器
消掉此设置
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为顶层设计文件--全加器的设计 另建一原理图编辑窗
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设计全加器原理图
存盘！
双击此元件
打开原理 图编辑窗
将当前文件设置
成工程文件！
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编译/综合前选定适配元件
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什么是MAX+PLUS II?
一个全面集成的 CPLD 开发系统 提供与器件结构无关的开发环境 支持 所有的 Altera产品(所有器件使用一个库) 广泛满足设计需求 设计输入 综合 布局和布线 (装入) 仿真 定时分析 器件编程 提供广泛的联机帮助 支持多种平台 ( PC机和工作站 ) 支持多种 EDA软件和标准
第三方 EDA 工具 EDIF文件 利用开发工具FPGA-Express，或SYNPLIFY等生 成 OrCAD编辑的原理图，Xilinx公司XNF格式的文件
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建立一个新工程 每个设计都都是一个工程，都必须有一个工程名 工程名必须与设计文件名一致（相符）
工程名
工程路径7Fra bibliotek89
首先建立新目录！
为设计工程建立一个新的 目录--- WORK 库
MAX+PLUS半加器操作说明
单击 Start 按钮开始编译并显示编译结果，生成 下载文件。如果编译时选择的芯片是 CPLD ，则生成 *. pof 文件；如果是 FPGA 芯片，则生成 *. sof 文件， 以备硬件下载编程时调用。同时生成 *. rpt 报告文件， 可详细查看编译结果。如果有错误待修改后再进行编 译适配。
3. 电路仿真
（2）电路仿真
电路仿真属于设计校验，包括功能仿真（前仿真） 和时序仿真（后仿真）。由于时序仿真的结果比较接 近实际器件仿真的结果，因此本设计采用时序仿真。
a. 选择MAX+plusⅡSimulator选项，弹出仿真器窗口 。 b. 单击 Start 开始仿真 。 c. 电路仿真完成后，单击 Open SCF 打开波形文件， 显示电路的仿真结果。
（1）添加仿真激励信号 a. 选择 MAX+plus Wave Editor 选项，弹出波形编 辑窗口。
b. 将鼠标移至空白处并单击右键，出现对话框窗口 。
c. 选择 Enter Node from SNF 选项并按鼠标左键确认， 出现如图所示对话框。
单击 List 和 => 按钮， 选择欲仿真的输入/输出端口。
（3）实验结果的硬件验证
利用二位拨码开关作为输入，发光二极管作为输出显 示，参照半加器真值表，可以验证下载结果是否正确。
附：半加器的VHDL描述
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY half_adder IS PORT (a,b : IN STD_LOGIC; s,c: OUT STD_LOGIC); END half_adder; ARCHITECTURE half1 OF half_adder IS BEGIN s<=a AND b; c<=a XOR b; END half1;
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（1）定义器件 a. 选择 AssignDevice 选项，弹出 Device 对话框。
b. 在 Device Family 下拉列表框中选择适 配器件的系列，在 Devices 中选择器件 的型号，然后单击 OK 按钮。
（本设计中选择7000S系列的EPM7128SLC84-15器件）
选择工具 文本工具，用来插入注释
移动逻辑电平转换点或编辑波形 放大或缩小波形
调整显示区域的大小
以低电平 0 （或高电平 1）覆盖所选波形 以不定态 X （或高阻态 Z）覆盖所选波形
反转所选波形的逻辑电平 以时钟波形覆盖所选节点 以计数序列覆盖所选的单个组的全部或部分波形
f. 选择仿真时间 点击 FileName 出现如图所示的对话框，在光标
三、设计举例
1. 设计输入
本小节将以设计半加器为例，使用图形输入方 式来完成输入。设计输入包括以下步骤：
（1）创建一个新文件。 （2）输入逻辑功能图元。 （3）保存文件并检查错误。 （4）规定项目名称。 （5）关闭 Graphic Editor 窗口。
（1）创建一个新文件
在此步骤中将创建一个名为 half_adder.gdf 的 文件。步骤如下：
c. 单击 Compiler 窗口右上角的关闭按钮，关闭 Compiler 窗口。
（5）规定项目名称
在 MAX+PLUSⅡ 中，在执行编译和仿真操作 前，必须将当前的设计文件指定为当前项目。可以 通过规定项目名称来指定当前项目。
1. a. 选择 File Project 2. Name 选项，弹出
注意
在 MAX+PLUSⅡ 的有些版本中，保存文件目 录的路径字符串中不能包含中文字符。
（4）检查错误
为了确保输入的逻辑正确，可以保存文件并检 查错误。步骤如下：
a. 选择 FileProjectSave & Check 选项 ，这 b. 将保存上面编辑的文件，并检查输入中的错误。
b. 如果没有出现错误，单击 OK 按钮，关闭消息 对话框。
如果安放相同元件，只要 按住Ctrl 键，同时用鼠标 拖动该元件复制即可。
半加器所需元件和端口包括：输入端口INPUT、 与门AND、异或门XOR、输出端口OUTPUT，它们都 在 Prim 库中。下图为半加器元件安放结果。
b. 添加连线到器件的管脚上
把鼠标移到元件引脚附近，则鼠标光标自动由箭头 变为十字，按住鼠标右键拖动，即可画出连线。
c. 标记输入/输出断口属性
双击输入端口的 “PIN-NAME”，当变成黑色时，即可输 入标记符并回车确认。输出端口标记方法类似。半加器的输 入端分别标记为 A、B ，输出端分别为 S、C 。
（3）保存文件
要保存文件，选择 FileSave As 选项，弹出 Save As 对话框。如图所示。
在 File Name 文本框 中输入 half_adder.gdf ， 并在 Directories 列表框中 选择文件的保存目录。
c. 如果不对适配器件的型号进行选择，该软件将自动 选择适合本电路的器件进行编译适配。
（2）编译适配 选择 MAX+plusⅡ\Compiler ，弹出 Compiler 窗口。
单击 Start 按钮开始编译并显示编译结果，生成 下载文件。如果编译时选择的芯片是 CPLD ，则生成 *. pof 文件；如果是 FPGA 芯片，则生成 *. sof 文件， 以备硬件下载编程时调用。同时生成 *. rpt 报告文件， 可详细查看编译结果。如果有错误待修改后再进行编 译适配。
（时钟周期倍数只能为整数倍），单击 OK 确认。
按同样的方法为B输入端添加激励信号，时钟周期倍数为A 输入端的2倍。这样我们就为A、B输入端分别添加了时钟周 期为200 ns和400 ns的激励信号。
（2）输入逻辑功能图元
打开原理图编辑器，进入原理图设计输入电路 编辑状态，如下图所示：
a. 如何放置器件 在原理图的空白处双击鼠标左键（或选择 Symbol
Enter Symbol 选项 ，弹出 Enter Symbol 对话框。 在光标处输入元件名称
或用鼠标点取（双击） 元件库。
选取元件后按下 ok 即可。
Project 3.b.N在amFeil对es 话列框表。框中选择 half_adder.gdf，然后单击 ok 按钮。
技巧：选择 FileProjectset project to current file选 项，可将当前的设计文件指定为当前项目。
此操作在你打 开几个原有项目文 件时尤为重要，否 则容易出错。
d. 单击 OK，窗口中列出了被仿真电路的输入、输出 端口。在本电路中，半加器的输出为网格状，表示未 仿真前其输出是未知的 。
调整管脚顺序 ：选中被调 整的管脚，并按住鼠标左键
拖动至相应位置即可
e. 电路输入端口添加激励信号
选中欲添加信号的管脚，窗口左边的信号源按钮变成可 操作状态。根据电路实际要求选择信号源种类。
a. 进入 Altera 软件包，打开 MAX+PLUSⅡ 9.5 软件
或双击
。
如图所示
b. 选择 FileNew 菜单，或单击 ，弹出 New 对话框。
c. 选中 Graphic Editor file （图形设计文件）单 选按钮。 •d.图在形下编拉辑表输框入中选择 .gdf •作符为号文编件辑的输扩入展名。单击 •ok文按本钮编。辑弹输出入Graphic •E波dit形or编窗辑口输。入
处可进行仿真时间的设置。
根据电路实际要求确定仿真时间的长短，在本设 计中我们选择软件默认的时间1μs即可观察到半加器的 4 个输出状态。
g. 为输入端口添加信号
选中A 输入端 然后点击窗口左侧的时钟信号
源图标
出现如图所示的对话框。 选择初始电平为“0”，时钟周期为“200 ns”，倍数为“1”
3. 电路仿真
（1）添加仿真激励信号 a. 选择 MAX+plus Wave Editor 选项，弹出波形编 辑窗口。
b. 将鼠标移至空白处并单击右键，出现对话框窗口 。
c. 选择 Enter Node from SNF 选项并按鼠标左键确认， 出现如图所示对话框。
单击 List 和 => 按钮，选择欲仿真的输入/输出端口。