实验二 一位8421BCD码加法器的设计
数字电路课程设计之加减法运算电路设计(1)
设计资料1加减法运算电路设计1．设计内容及要求1.设计一个4位并行加减法运算电路，输入数为一位十进制数，且作减法运算时被减数要大于或等于减数。
2.led 灯组成的七段式数码管显示置入的待运算的两个数，按键控制运算模式，运算完毕，所得结果亦用数码管显示。
3.提出至少两种设计实现方案，并优选方案进行设计2.结构设计与方案选择2.1电路原理方框图电路原理方框图如下→ →图1-1二进制加减运算原理框图如图1-1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。
即：若选择加法运算方式，则（1001）2+（0111）2=（10000）2 十进制9+7=16置数开关选择运算方式加法运算电路减法运算电路译码显示计算结果显示所置入的两个一位十进制数并在七段译码显示器上显示16.若选择减法运算方式，则（1001）2-（0111）2=（00010）2十进制9-7=2 并在七段译码显示器上显示02.2.2加减运算电路方案设计2.2.1加减运算方案一如图2-2-1所示：通过开关S2——S9接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U13和U15分别显示所置入的两个数。
数A 直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S6——S9，通过开关S6——S9控制数B的输入。
当开关S1接低电平时，B与0异或的结果为B，通过加法器74LS283完成两个数A和B的相加。
当开关S1接高电平时，B与1异或的结果为B非，置入的数B在74LS283的输入端为B的反码，且74LS283的进位信号C0为1，其完成S=A+B （反码）+1，实际上其计算的结果为S=A-B完成减法运算。
数字电子技术典型题选
数字电⼦技术典型题选数字电⼦技术典型题选⼀、填空题1．在数字电路中，逻辑变量的值只有个值，即和。
2．在逻辑函数的化简中，合并最⼩项的个数必须是2n 个。
3．组合逻辑电路的输出仅取决于该电路当前的输⼊信号,与电路原来的状态。
4．TTL三态门的输出有三种状态：⾼电平、低电平和⾼阻态状态。
5．基本的逻辑关系有，，。
6．组成计数器的各个触发器的状态，能在时钟信号到达时同时翻转，它属于同步计数器。
7. A/D转换器的转换过程包括，，，四个步骤。
8．施密特触发器有 2 个稳定状态.，单稳态触发器有 1 个稳定状态.，多谐振荡器有0 个稳定状态。
9．随机存储器RAM的电路结构主要由、和三部分组成。
为构成4096×8的RAM，需要⽚1024×4的RAM芯⽚，并需要⽤位地址码以完成寻址操作。
10. 8位移位寄存器，串⾏输⼊时经个CP脉冲后，将得到8位数据的并⾏输出；欲将其串⾏输出，需经个CP脉冲后，数码才能全部输出。
11．(93)10= ( ) 16= ( ) 8= ( ) 2 。
12．寻址1M×16的内存单元需要⽤根地址线，根数据线。
13．RS触发器的特性⽅程为，其约束条件为。
14. D触发器的特性⽅程T触发器的特性⽅程。
15．正逻辑中，⾼电平表⽰，低电平表⽰。
16．时序逻辑电路通常由和两部分组成。
17．共阴极的LED数码管应与输出电平有效的显⽰译码器匹配。
18.共阳极的LED数码管应与输出电平有效的显⽰译码器匹配。
19．某逻辑函数F的卡诺图如图所⽰，则F= 。
20.单稳态触发器的特点是电路有⼀个和⼀个。
21.“逻辑相邻”是指两个最⼩项因⼦不同，⽽其余因⼦。
22..在数字系统中，所有的运算都可以分解成和两种操作。
23..TTL电路如图,则F1= F2=F3=24. CMOS电路的阈值电压为。
25. 现场可编程门阵列FPGA 主要由IOB CLB 互连资源和SRAM组成。
25. A/D转换过程包括，，，等步骤。
8421BCD码加法器
电子线路课程设计（报告）题目8421BCD码加法器院系物理与电子工程学院专业光电信息科学与工程班级Z052132 学号052513212学生姓名李晓刚指导教师徐竞日期2015年6月目录一题目要求与方案论证 (1)1.1 8421BCD码加法器 (1)1.1.1题目要求 (1)1.1.2 方案论证 (1)二电子线路设计与实现 (3)2.1 8421BCD码加法器的设计 (3)三结果与分析 (8)3.1 8421BCD码加法器的实现 (8)四总结与体会 (10)参考文献 (11)附录 (12)一题目要求与方案论证1.1 8421BCD码加法器1.1.1题目要求通过开关J1~J8分别设置2个4位8421BCD码输入，通过全加器，实现相加后的输出，结果采用数码管观察。
主要芯片：2个全加器（4008BD）、开关、数码管（2个），其他元件、门电路任选1.1.2 方案论证表1.1 4008BD功能表表1.2 74HC85AD的真值表表1.3 74LS48功能表由真值表可知：两个四位8421BCD码通过4008BD全加器相加后得到的是一个四位的8421码或五位的168421码，故不能直接通过两个数码管来显示出运算结果，所以要把计算结果转换为10进制，然后将个位和十位的数字分别由对应的8421BCD码通过译码器芯片74LS48,把运算结果用数码管显示出来。
如下表所示：表1.4 数制转换二电子线路设计与实现2.1 8421BCD码加法器的设计一、数据的产生与输入通过J1~J8八个单刀双掷开关在+5V和GND之间的切换来产生两个4位8421BCD码作为输入的数据，当开关打到+5V时输入数据1，打到GND时输入数据0。
其中J1~J4分别为数据A0~A3,J5~J8分别为数据B0~B3,且A3~A0、B3~B0的位权依次降低。
其电路图如下所示：图2.1.1 数据产生电路二、加法电路把上面得到的两个四位8421BCD码分别输入4008BD全加器的输入端A3~A0、B3~B0，同时CIN输入端接低电平。
8421BCD码加法器
电子线路课程设计（报告）题目8421BCD码加法器院系物理与电子工程学院专业光电信息科学与工程班级Z052132 学号052513212学生姓名李晓刚指导教师徐竞日期2015年6月目录一题目要求与方案论证 (1)1.1 8421BCD码加法器 (1)1.1.1题目要求 (1)1.1.2 方案论证 (1)二电子线路设计与实现 (3)2.1 8421BCD码加法器的设计 (3)三结果与分析 (8)3.1 8421BCD码加法器的实现 (8)四总结与体会 (10)参考文献 (11)附录 (12)一题目要求与方案论证1.1 8421BCD码加法器1.1.1题目要求通过开关J1~J8分别设置2个4位8421BCD码输入，通过全加器，实现相加后的输出，结果采用数码管观察。
主要芯片：2个全加器（4008BD）、开关、数码管（2个），其他元件、门电路任选1.1.2 方案论证表1.1 4008BD功能表表1.2 74HC85AD的真值表表1.3 74LS48功能表由真值表可知：两个四位8421BCD码通过4008BD全加器相加后得到的是一个四位的8421码或五位的168421码，故不能直接通过两个数码管来显示出运算结果，所以要把计算结果转换为10进制，然后将个位和十位的数字分别由对应的8421BCD码通过译码器芯片74LS48,把运算结果用数码管显示出来。
如下表所示：表1.4 数制转换二电子线路设计与实现2.1 8421BCD码加法器的设计一、数据的产生与输入通过J1~J8八个单刀双掷开关在+5V和GND之间的切换来产生两个4位8421BCD码作为输入的数据，当开关打到+5V时输入数据1，打到GND时输入数据0。
其中J1~J4分别为数据A0~A3,J5~J8分别为数据B0~B3,且A3~A0、B3~B0的位权依次降低。
其电路图如下所示：图2.1.1 数据产生电路二、加法电路把上面得到的两个四位8421BCD码分别输入4008BD全加器的输入端A3~A0、B3~B0，同时CIN输入端接低电平。
简易加减计算器设计(数电)
电子技术课程设计电气与信息工程学院建筑电气与智能化专业题目：简易加减计算器设计姓名：徐雪娇学号：094412110指导教师：祁林简易加减计算器设计一、设计目的1、在前导验证性认知实验基础上，进行更高层次的命题设计实验.2、在教师指导下独立查阅资料、设计、特定功能的电子电路。
3、培养利用数字电路知识，解决电子线路中常见实际问题的能力.4、积累电子制作经验，巩固基础、培养技能、追求创新、走向实用。
5、培养严肃认真的工作作风和严谨的科学态度。
二、设计要求1、用于两位一下十进制的加减运算。
2、以合适方式显示输入数据及计算结果。
三、总体设计第一步置入两个四位二进制数。
例如（1001）2,（0011）2和（0101）2，（1000）2，同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。
第二步通过开关选择加（减）运算方式；第三步若选择加运算方式所置数送入加法运算电路进行运算；同理若选择减运算方式，则所置数送入减法运算电路运算；第四步前面所得结果通过另外两个七段译码器显示。
即：方案一通过开关J1-J8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U10和U13分别显示所置入的两个数。
数A直接置入四位超前进位加法器74LS283的A4-A1端，74LS283的B4-B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关J5-J8，通过开关J5-J8控制数B的输入。
当开关S1接低电平时，B与0异或的结果为B，通过加法器74LS283完成两个数A和B的相加。
当开关J1接高电平时，B与1异或的结果为B非，置入的数B在74LS283的输入端为B的反码，且74LS283的进位信号C0为1，其完成S=A+B（反码）+1，实际上其计算的结果为S=A-B完成减法运算。
由于译码显示器只能显示0-9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）时加上6（0110）2，产生的进位信号送入译码器U12来显示结果的十位，U11 2显示结果的个位。
实验二一位8421BCD码加法器的设计
实验⼆⼀位8421BCD码加法器的设计实验⼆⼀位8421BCD码加法器的设计⼀、实验⽬的1. 理解四位加法器7483和四位⽐较器7485的⼯作原理及使⽤2. 掌握⼀位8421BCD码加法器的⼯作过程3. 进⼀步熟悉Quartus软件的使⽤，了解设计的全过程，⼆、实验内容1.采⽤画原理图的⽅法设计⼀位8421BCD码加法器。
要求使⽤四位加法器7483和四位⽐较器7485及必要的逻辑门电路。
三、分析过程7483是四位⼆进制加法器，其进位规则是逢16进1。
⽽8421BCD 码表⽰的是⼗进制数，进位规则是逢10进1。
⽤7483将两个1位BCD码相加时，当和⼩于等于9时，结果正确；当和⼤于9时，需加6进⾏修正。
实验中要求使⽤7483、7485及必要的逻辑门完成。
由于7483通过输出引脚C4 S3 S2 S1 S o输出⼆进制的和，7485是四位⽐较器，关键在于如何通过7483及7485的输出判断何时应对结果修正以及如何修正。
由于两个1位⼗进制数相加时，和的取值范围是0—18,将该范围内各数值对应的⼆进制数和8421BCD码列表，以便寻找何时应对结果修正以及如何修正从表中分析可得出如下结论:当7483输出的⼆进制数的和为0---9时，即S3 S2 S1 SO W 9时结果正确，不需修正；当和为10-----15时S3 S2 S1 S）> 9时，需加6 修正，此种情况可将7483的输出S3 S2 S1 S0送⼊7485的输⼊引脚A3 A2 A1 A0 ,将1001（即⼙9）送⼊7485另⼀组输⼊引脚B3 B2 B1 B0, 若7485的输出A> B=1，则说明需加6修正；当和为16、17、18时，结果需加6修正。
此种情况7483的输出S3 S2 S1 S）v 9,但C4=1。
综合以上分析，当7483输出的⼆进制数的和S3 S2 S1 S）> 9或C4=1时结果需修正。
此修正的条件可通过7485的输出A> B和7483 输出的C4通过逻辑或门（OR1获得。
8421BCD码加法器
电子线路课程设计（报告）题目8421BCD码加法器系别物理与电子科学系专业电子科学与技术班级08电科（4）班学号*********学生姓名吴迪指导教师徐竞日期2010.7.10~2010.7.15目录一题目要求与方案论证 (2)1.1设计题目 (2)1.1.1题目要求 (2)1.1.2 方案论证 (2)二电子线路设计与实现 (4)2.18421BCD加法器的设计 (4)2.28421BCD加法器的构成 (5)三结果与分析 (9)3.1两个四位8421BCD码加法的实现 (9)3.2调试注意事项 (10)四总结与体会 (11)参考文献 (12)附录 (13)一题目要求与方案论证1.1设计题目8421BCD码加法器1.1.1题目要求通过开关J1~J8分别设置2个4位8421BCD码输入，通过全加器，实现相加后的输出，结果采用数码管观察。
主要芯片：2个全加器（4008BD）、开关、数码管（2个），其他元件、门电路任选1.1.2 方案论证表1.1 4008BD功能表表1.2 74HC4511功能表有真值表可知：两个四位8421BCD码相加后得到的是一个四位或五位的二进制数，不好直接通过两个数码管来显示运算结果，所以要考虑用两个4008BD全加器来把计算结果转换为8421BCD码来输入显示译码器，从而实现把运算结果用数码管显示出来。
如下表所示：表1.3 数制转换二电子线路设计与实现2.1 8421BCD加法器的设计一、根据题目要求得到其功能表如下：二、由表我们可以算出Y的表达式由前16项有（1）3210321032103210321032103231Y S S S S S S S S S S S S S S S S S S S S S S S S S S S S =+++++=+(2)由后10项有1O Y C ==由（1）（2）有Y=C O +S 3S 2+S 3S 1三、理论图图2.1 逻辑电路图2.2 8421BCD 加法器的构成一、数据的产生与输入通过J1~J8八个单刀双掷开关在+5V 和GND 之间的切换来产生两个4位8421BCD 码作为输入的数据，当开关打到+5V 时输入数据1，打到GND 时输入数据0。
数电复习资料
数字电子技术典型题选一、填空题〔根底型〕1．在数字电路中，逻辑变量的值只有2个。
2．在逻辑函数的化简中，合并最小项的个数必须是2^n 个。
3．化简逻辑函数的方法，常用的有公式和卡诺图。
4．逻辑函数A 、B 的同或表达式为A ⊙B= /A/B+AB 。
T 触发器的特性方程Q n+1= T/Qn+/TQn 。
5.函数C A B A Y +=，反函数Y = 〔A+/B 〕*/〔/A+C 〕，对偶式Y ’= 〔/A+B 〕*/〔A+/C 〕 。
6．4线—10线译码器又叫做2-10进制译码器，它有4个输入端和个输出端, 6个不用的状态。
7．组合逻辑电路的输出仅取决于该电路当前的输入信号,与电路原来的状态有关。
8．TTL 三态门的输出有三种状态：高电平、低电平和高阻态状态。
9．组成计数器的各个触发器的状态，能在时钟信号到达时同时翻转，它属于同步 计数器。
10．四位双向移位存放器74LS194A 的功能表如表所示。
由功能表可知，要实现保持功能，应使，当 RD=1；S1=1,S0=0时 ，电路 实现功能。
74LS194A 的功能表如下：S 1 S 0工作状态11．假设要构成七进制计数器，最少用个触发器，它有个无效状态。
12．根据触发器构造的不同，边沿型触发器状态的变化发生在CP 边沿时，其它时刻触发器保持原态不变。
13．用中规模集成计数器构成任意进制计数器的方法通常有三种，它们是级连法，和。
14．由555定时器构成的单稳态触发器，假设电阻R=500KΩ，电容C=10μF，则该单稳态触发器的脉冲宽度tw≈。
15．在555定时器组成的施密特触发器、单稳态触发器和多谐振荡器三种电路中，电路能自动产生脉冲信号，其脉冲周期T≈。
16. 用555定时器组成的三种应用电路如下图，其中图〔a〕、〔b〕、〔c〕分别对应的电路名称是〔a〕，〔b〕，〔c〕17. A/D转换器的转换过程包括，，，四个步骤。
一、填空题〔综合提高型〕1．施密特触发器有2个稳定状态.，单稳态触发器有1个稳定状态.，多谐振荡器有0个稳定状态。
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实验二一位8421BCD码加法器的设计
一、实验目的
1.理解四位加法器7483和四位比较器7485的工作原理及使用
2.掌握一位8421BCD码加法器的工作过程
3.进一步熟悉Quartus软件的使用，了解设计的全过程，
二、实验内容
1.采用画原理图的方法设计一位8421BCD码加法器。
要求使用四位
加法器7483和四位比较器7485及必要的逻辑门电路。
三、分析过程
7483是四位二进制加法器，其进位规则是逢16进1。
而8421BCD 码表示的是十进制数，进位规则是逢10进1。
用7483将两个1位BCD码相加时，当和小于等于9时，结果正确；当和大于9时，需加6进行修正。
实验中要求使用7483、7485及必要的逻辑门完成。
由于7483通过输出引脚C4 S3 S2 S1 S0输出二进制的和，7485是四位比较器，关键在于如何通过7483及7485的输出判断何时应对结果修正以及如何修正。
由于两个1位十进制数相加时，和的取值范围是0—18，将该范围内各数值对应的二进制数和8421BCD码列表，以便寻找何时应对结果修正以及如何修正
从表中分析可得出如下结论：
当7483输出的二进制数的和为0---9时，即S3 S2 S1 S0≤9时结果正确，不需修正；当和为10-----15时S3 S2 S1 S0＞9时，需加6修正，此种情况可将7483的输出S3 S2 S1 S0送入7485的输入引脚A3 A2 A1 A0，将1001（即9）送入7485另一组输入引脚B3 B2 B1 B0，若7485的输出A＞B=1，则说明需加6修正；当和为16、17、18时，结果需加6修正。
此种情况7483的输出S3 S2 S1 S0＜9，但C4=1。
综合以上分析，当7483输出的二进制数的和S3 S2 S1 S0＞9或C4=1时结果需修正。
此修正的条件可通过7485的输出A＞B和7483输出的C4通过逻辑或门（OR1）获得。
当OR1输出为1时需修正，当OR1输出为0时不需修正。
（分析出何时应对结果修正）
需再使用一片7483实现加6修正，将第一片7483输出的二进制数的和S3 S2 S1 S0送入第二片7483的输入引脚A3 A2 A1 A0，第二片7483的输入引脚B3 B2 B1 B0接入0、OR1输出、OR1输出、0。
由于不需修正时，OR1输出为0，需修正时OR1输出为1，实现加6修正。
（分析了如何实现修正）
分析BCD码十位获得，当第一片7483输出的二进制数的和为0—16时，BCD码十位由第二片7483输出的C4获得，当第一片7483输出的二进制数的和为16、17、18时，BCD码十位由第一片7483输出的C4获得。
因此，BCD码十位由两片7483的C4经过逻辑或门（OR2）获得。
四、原理图（粘贴QUARTUS中绘制的原理图）
五、功能仿真的波形图及说明（包含不需修正以及修正的情况）
六、实验体会与收获
说明发现问题以及解决的方法。