广工数字逻辑与dea设计实验报告
数字逻辑设计实验报告
一、实验目的1. 理解和掌握数字逻辑设计的基本原理和方法。
2. 熟悉数字电路的基本门电路和组合逻辑电路。
3. 培养动手能力和实验技能，提高逻辑思维和解决问题的能力。
4. 熟悉数字电路实验设备和仪器。
二、实验原理数字逻辑设计是计算机科学与技术、电子工程等领域的基础课程。
本实验旨在通过实际操作，让学生掌握数字逻辑设计的基本原理和方法，熟悉数字电路的基本门电路和组合逻辑电路。
数字逻辑电路主要由逻辑门组成，逻辑门是数字电路的基本单元。
常见的逻辑门有与门、或门、非门、异或门等。
根据逻辑门的功能，可以将数字电路分为组合逻辑电路和时序逻辑电路。
组合逻辑电路的输出只与当前输入有关，而时序逻辑电路的输出不仅与当前输入有关，还与之前的输入有关。
三、实验内容1. 逻辑门实验（1）实验目的：熟悉逻辑门的功能和特性，掌握逻辑门的测试方法。
（2）实验步骤：① 将实验箱中的逻辑门连接到测试板上。
② 根据实验要求，将输入端分别连接高电平（+5V）和低电平（0V）。
③ 观察输出端的变化，记录实验数据。
④ 分析实验结果，验证逻辑门的功能。
2. 组合逻辑电路实验（1）实验目的：掌握组合逻辑电路的设计方法，熟悉常用组合逻辑电路。
（2）实验步骤：① 根据实验要求，设计组合逻辑电路。
② 将电路连接到实验箱中。
③ 根据输入端的不同组合，观察输出端的变化，记录实验数据。
④ 分析实验结果，验证电路的功能。
3. 时序逻辑电路实验（1）实验目的：掌握时序逻辑电路的设计方法，熟悉常用时序逻辑电路。
（2）实验步骤：① 根据实验要求，设计时序逻辑电路。
② 将电路连接到实验箱中。
③ 观察电路的输出变化，记录实验数据。
④ 分析实验结果，验证电路的功能。
四、实验结果与分析1. 逻辑门实验结果：通过实验，验证了逻辑门的功能和特性，掌握了逻辑门的测试方法。
2. 组合逻辑电路实验结果：通过实验，掌握了组合逻辑电路的设计方法，熟悉了常用组合逻辑电路。
3. 时序逻辑电路实验结果：通过实验，掌握了时序逻辑电路的设计方法，熟悉了常用时序逻辑电路。
广工数控实验报告(3篇)
第1篇一、实验目的本次实验旨在通过实际操作，让学生掌握数控机床的基本操作方法，熟悉数控编程的基本原理，提高学生运用数控技术解决实际问题的能力。
二、实验原理数控技术（Numerical Control Technology）是一种利用数字信号控制机床进行自动加工的技术。
数控机床具有自动化程度高、加工精度高、生产效率高等优点。
本次实验主要涉及以下几个方面：1. 数控机床的基本结构和工作原理；2. 数控编程的基本方法和步骤；3. 数控加工工艺参数的确定；4. 数控机床的操作方法。
三、实验仪器与设备1. 数控机床：CNC加工中心；2. 数控编程软件：Cimatron、Mastercam等；3. 计算机及绘图软件：AutoCAD、SolidWorks等；4. 实验指导书、实验报告模板。
四、实验步骤1. 数控机床的基本操作（1）了解数控机床的基本结构，包括机床本体、数控系统、伺服系统、刀架、工作台等部分。
（2）熟悉数控机床的操作面板，掌握机床的基本操作方法，如开机、关机、移动、对刀等。
（3）进行实际操作，验证数控机床的基本功能。
2. 数控编程（1）选择合适的数控编程软件，如Cimatron、Mastercam等。
（2）根据零件图纸，进行数控编程，包括刀具路径的规划、加工参数的设置等。
（3）将编程好的数控代码导入数控机床，进行试切。
3. 数控加工工艺参数的确定（1）根据零件材料和加工要求，确定刀具、切削速度、进给量等加工参数。
（2）对加工参数进行优化，提高加工效率和加工质量。
4. 数控机床的操作（1）根据编程好的数控代码，进行机床操作，实现零件的加工。
（2）观察加工过程，调整加工参数，确保加工质量。
（3）加工完成后，对零件进行检测，验证加工精度。
五、实验结果与分析1. 实验过程中，学生能够熟练操作数控机床，掌握数控编程的基本方法和步骤。
2. 通过编程和加工，学生能够独立完成零件的加工，提高了实际操作能力。
3. 在实验过程中，学生学会了如何确定加工工艺参数，优化加工过程，提高了加工效率和加工质量。
广工数字逻辑及系统设计实验
实验报告课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级 _ 学号学生姓名指导教师年月日一、 实验目的1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。
2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。
3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。
4. 掌握Libero IDE 基于FPGA 的设计流程。
5. 熟悉FPGA 的设计与开发流程。
熟悉芯片烧录的流程及步骤。
二、 实验要求1. 要求每人能独立完成实验。
严禁抄袭。
2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。
3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。
4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。
5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连线，验证代码的正确性。
6. 纸制版的封面单面打印，其他页面必须双面打印。
全班刻一张光盘。
三、 实验内容1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数，写出模块代码和测试平台代码。
2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。
3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分配引脚，最后通过烧录器烧录至FPGA 核心板上。
4. 按分配的引脚连线，实测相应功能并记录结果。
四、 实验结果与截图1. 模块及测试平台代码清单。
AC BC AB Y ++=2. 第一次仿真结果。
（将波形窗口背景设为白色．．，调整窗口至合适大小，使波形能完整显示，对窗口截图．．。
）3. 综合结果（截图．．）。
（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图。
）．．）。
回答输出信号是否有延迟，延迟时间约为多少答：有延迟, 延迟时间约为400ps5.第三次仿真结果（布局布线后）（截图．．）。
数字逻辑课程设计实验报告
recbit:接收位，初始为0，在固定高电平段接收到1，在发送有效数据态时为发送位电平
recwrong:接受错误标志。初始为0，为1时表示接受错。
checkcode:校验位。初始为0，传输后为接收到的校验位。
fengming：标志是否成功发送的蜂鸣，接受正确时接clk1000,错误接clk500
053 126254,传输完成后接收校验位为0，接受错标志为0，发送端蜂鸣为clk1000，接收端蜂鸣为clk1000。
2.发送位置成133，即“01 011 011”，先清零clr，再置数set,然后开始start,观察到发送校验码为1，当发送指示灯经过一段固定高电平态后开始发送有效数据，发送数码管和接收数码管依次经过133 266 155 332 265 153
326 255133,传输完成后接收校验位为1，接受错标志为0，发送端蜂鸣为clk1000，接收端蜂鸣为clk1000。
3.发送位置成133，即“01 011 011”，先清零clr，再置数set,然后开始start,观察到发送校验码为1，当发送指示灯处在固定高电平态的过程中将发送位给一个低电平干扰，观察到接收端没有接收，蜂鸣和接收数码管皆无变化。
七．实验方案的改进意见
根据实验测试的结果，本次实验设计的结果能够正确完成传输任务，能正确显示校验码和报错功能以及蜂鸣，以及具有一定的报错功能，比较好的完成了实验任务，但仍存在一些不足：
1.由于是用VHDL语言编写，有些语句的使用会直接增加实现电路的逻辑门的数量，这时我们所不希望的，所以在优化程序方面，应尽量做到心中有原理图有电路，这样对程序进行优化后可以减少需要的逻辑门的数量。
2.程序模块图
整体模块设计图如下:
数字逻辑实验报告
数字逻辑实验报告肇庆学院计算机学院软件学院数字逻辑实验报告专业班级学号学生姓名指导教师连晋平完成时间目录实验一基本门电路实验 (1)1．1预习内容 (1)1．2目的要求 (1)1．3实验仪器及材料 (1)1．4实验内容 (1)1．5实验体会及问题解答 (3)实验二组合逻辑电路实验 (3)2．1预习内容 (3)2．2目的要求 (4)2．3实验仪器及材料 (4)2．4实验内容 (4)2．5实验体会及问题解答 (5)实验三基本RS触发器和D触发器 (5) 3．1预习内容 (5)3．2目的要求 (5)3．3实验仪器及材料 (5)3．4实验内容 (6)3．5实验体会及问题解答 (6)实验四计数器及其应用 (7)4．1预习内容 (7)4．2目的要求 (7)4．3实验仪器及材料 (7)4．4实验内容 (7)4．5实验体会及问题解答 (9)实验一基本门电路实验1．1预习内容1．复习门电路工作原理及相应逻辑表达式2．熟悉所用集成电路的引线位置及各引线用途1．2目的要求1．熟悉门电路逻辑功能2．熟悉数字电路教学实验系统板1．3实验仪器及材料1．数字电路教学实验系统板2．器件74LS00 二输入端四与非门 1 片74LS32 二输入端四或门 1 片74LS86 二输入端四异或门 1 片3．导线若干1．4实验内容实验前按数字电路教学实验系统板使用说明先检查实验系统板电源是否正常。
然后选择实验用的集成电路，按自己设计的实验接线图接好连线，特别注意Vcc及地线不能接错。
线接好后经实验指导教师检查无误方可通电实验。
1．测试或门电路的逻辑功能（１）．选用二输入端四或门74LS32一只，插入面包板，按图1.1接线，输入端接D1、D2(电平开关输入插口)，输出端接电平显示发光二极管L1。
（２）．将电平开关按表1.1置位，分别测出电压及逻辑状态。
（3）．将表中结果和“或门”的真值表对比，判断是否实现了“或”逻辑功能。
2.异或门逻辑功能测试（1）．选二输入四异或门电路74LS86一只，插入面包板，按图1.2接线，输入端接D1、D2(电平开关输入插口)，输出端接电平显示发光二极管L1。
数字逻辑实验报告-5页精选文档
实验报告实验一基本门电路功能验证实验实验目的：验证与非门74LS00（或74HC00）、或非门74LS02）以及非门74LS04（或74HC04）逻辑功能1.验证与非门的逻辑功能实验器材：数字逻辑实验箱一个；数字万用表一个；5V电源一个；导线若干；实验原理：74LS00（或74HC00）为四个二输入端的与非门，74LS04（或74HC04）是六反相器。
其引脚分别如图1、2所示。
实验过程：参照引脚分布图，连接电路图，在电路图连接完成之前要断开电源。
1,2两个端口为输入端，1,2两个输入端接在控制端，通过波动上下开关来改变输入电阻的大小，通过控制2个输入端电平的高低。
3为输出端，接在信号显示管上，通过显示管来确定输出信号是否有效。
，用万能表测量出输出端的电平大小，并及时记录下实验结果。
实验结果：得到如下四组数据，根据数据得出真值表实验结论：实验结果验证了与非门逻辑电路的功能，可以用一个图和真值表表示：2.验证或非门的逻辑功能实验器材：数字逻辑实验箱一个；数字万用表一个；5V电源一个；导线若干；实验原理：74LS02为四个二输入端的与非门，74LS04（或74HC04）是六反相器。
实验过程：参照引脚分布图，连接电路图，在电路图连接完成之前要断开电源。
1,2两个端口为输入端，1,2两个输入端接在控制端，通过波动上下开关来改变输入电阻的大小，通过控制2个输入端电平的高低。
3为输出端，接在信号显示管上，通过显示管来确定输出信号是否有效。
，用万能表测量出输出端的电平大小，并及时记录下实验结果。
实验结果：实验结论：实验结果验证了或非门逻辑电路的功能，可以用一个图和真值表表示：3.验证非门的逻辑功能实验器材：数字逻辑实验箱一个；数字万用表一个；5V电源一个；导线若干；实验原理：74LS04（或74HC04）为四个二输入端的与非门，74LS04（或74HC04）是六反相器。
实验过程：参照引脚分布图，连接电路图，在电路图连接完成之前要断开电源。
广工数字逻辑课程设计报告
2013年6 月23日广东工业大学课程设计任务书一、课程设计的内容完成彩灯循环控制器的设计任务。
二、课程设计的要求与数据设计要求包括：1.10路彩灯分别用10个发光二极管L0、L1…..L9模拟。
2.要求显示四种不同的花型：1）10路彩灯按照L0、L1…..L9的顺序轮流点亮。
2）10路彩灯按照先奇数次灯、后偶数次的顺序轮流点亮。
3）10路彩灯按照L0L1亮、L1 L2亮、L2L3亮、…L8L9的顺序轮流点亮。
4）10路彩灯按照L0L9、L1L8、L2L7、L3L6、L4L5的顺序依次点亮，然后按相反的顺序依次灭掉。
以上四种花型一直反复循环显示。
3. 该控制电路应有启动和复位按钮。
按下复位按钮，全部灯灭。
按下启动按钮，彩灯按上述规律变化。
三、课程设计应完成的工作1. 利用各种电子器件设计彩灯循环控制器；2. 利用DE2板对所设计的电路进行验证；3. 总结电路设计结果，撰写课程设计报告。
四、课程设计进程安排五、应收集的资料及主要参考文献发出任务书日期：年月日指导教师签名：计划完成日期：年月日基层教学单位责任人签章：主管院长签章：摘要这次的课程设计用74192计数器，7442译码器，74153多路选择器和7447译码器来实现彩灯循环的控制。
彩灯循环电路的实质是由计数器产生一系列计数，经过译码器，多路选择器后变成一系列有规律的序列，最后由指示灯和数码管分别显示出来。
其中有规律的序列包括自然序列，奇数序列，偶数序列还有另外两个移动循环序列。
关键词：（3-5个）目录（自动生成目录）1.设计内容和要求： ............................................................................................................. 错误！未定义书签。
⑴10路彩灯分别用10个发光二极管L0、L1…..L9模拟......................................................... 错误！未定义书签。
数字逻辑实验报告心得5篇
数字逻辑实验报告心得5篇数字规律是数字电路规律设计的简称，其内容是应用数字电路进行数字系统规律设计。
电子数字计算机是由具有各种规律功能的规律部件组成的，这些规律部件按其结构可分为组合规律电路和时序规律电路。
下面是我带来的有关数字规律试验报告心得，希望大家宠爱数字规律试验报告心得1数字电路中，最基本的规律门可归结为与门、或门和非门。
实际应用时，它们可以自立使用，但用的更多的是经过规律组合组成的复合门电路。
目前广泛使用的门电路有TTL门电路和CMOS门电路。
1、TTL门电路TTL门电路是数字集成电路中应用最广泛的，由于其输入端和输出端的结构形式都接受了半导体三极管，所以一般称它为晶体管-晶体管规律电路，或称为TTL电路。
这种电路的电源电压为+5V，高电平典型值为3.6V(≥2.4V合格);低电平典型值为0.3V(≤0.45合格)。
常见的复合门有与非门、或非门、与或非门和异或门。
有时门电路的输入端多余无用，因为对TTL电路来说，悬空相当于“1”，所以对不同的规律门，其多余输入端处理方法不同。
(1)TTL与门、与非门的多余输入端的处理如图1-1为四输入端与非门，若只需用两个输入端A和B，那么另两个多余输入端的处理方法是：并联悬空通过电阻接高电平请点击输入图片描述图1-1 TTL与门、与非门多余输入端的处理并联、悬空或通过电阻接高电平使用，这是TTL型与门、与非门的特定要求，但要在使用中考虑到，并联使用时，增加了门的输入电容，对前级增加容性负载和增加输出电流，使该门的抗干扰能力下降;悬空使用，规律上可视为“1”，但该门的输入端输入阻抗高，易受外界干扰;相比之下，多余输入端通过串接限流电阻接高电平的方法较好。
(2)TTL或门、或非门的多余输入端的处理请点击输入图片描述如图1-2为四输入端或非门，若只需用两个输入端A和B，那么另两个多余输入端的处理方法是：并联、接低电平或接地。
并联低电平或接地请点击输入图片描述图1-2 TTL或门、或非门多余输入端的处理(3)异或门的输入端处理异或门是由基本规律门组合成的复合门电路。
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实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、7 4HC86进行VerilogHDL设计的方法。
4、掌握Libero软件的使用方法。
二、实验环境Libero仿真软件。
三、实验内容1、在自己的工程文件中，新建一个设计代码文件（Verilog Source File），文件命名规则：学号+下划线+BasGate例：3115000001_BasGate.v在自己的工程文件中，新建一个测试平台文件（HDL Stimulus File），文件命名规则：test_BasGate.v2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。
3、参考教材P192页的设计代码、测试平台代码（可自行编程，所有门电路放在一个模块里面），完成2输入与非门、2输入或非门、2输入与门、2输入或门、2输入异或门、非门的设计、综合及仿真。
4、提交针对基本门电路的综合结果，以及相应的仿真结果。
四、实验结果和数据处理1、门电路．．．模块清单及测试平台代码清单（1）所有硬件功能模块的代码清单（关键代码应有注释）// 3117005278_BasGate.v （综合设计与、或、异或、与非、或非在一个模块）module gates(a,b,y1,y2,y3,y4,y5);input a,b;output y1,y2,y3,y4,y5;assign y1=a&b;assign y2=a|b;assign y3=a^b;assign y4=~(a&b);assign y5=~(a|b);endmodule// test_BasGate.v（综合设计测试平台）`timescale 1ns/1nsmodule testbench();reg a,b;wire y1,y2,y3,y4,y5;gates test_gates(a,b,y1,y2,y3,y4,y5);initialbegina=0;b=0;#10 b=1;#10 a=1;#10 b=0;#10;endendmodule2、第一次仿真结果（截图．．）。
先将波形窗口背景设为白色．．，调整窗口至合适大小，使波形能完整显示，再对窗口截图．．。
后面实验中的仿真使用相同方法处理。
3、综合结果（截图．．）。
先将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）4、第二次仿真结果（综合后）（截图．．）。
回答输出信号是否有延迟，延迟时间约为多少？5、第三次仿真结果（布局布线后）（截图．．）。
回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。
6、布局布线的引脚分配（截图．．）。
7、烧录（请老师检查）。
2、门电路的综合实验一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际要求进行VerilogHDL设计的方法。
4、掌握Libero软件的使用方法。
二、实验环境Libero仿真软件。
三、实验内容继续在上一实验所建的“学号+下划线+BasGate（例：3115000001_BasGate.v）”文件中添加两段模块设计代码，分别完成以下第1、2项实验内容，模块名自拟，要求有注释。
两个设计所对应的测试平台模块代码继续放在test_BasGate.v文件中，模块名自拟，要求有注释。
1、裁判表决电路设计一个3输入、1输入的举重裁判表决电路，使用VerilogHDL描述该电路的功能，设计相关测试平台，完成综合、布局布线、仿真。
2、交通灯故障检测电路设计一个3输入、1输入的交通灯故障检测电路，使用VerilogHDL描述该电路的功能，设计相关测试平台，完成综合、布局布线、仿真。
3、以上两个电路任选一个完成烧录和接电测试。
四、实验结果和数据处理1、所有模块及测试平台代码清单//举重模块// BaseGate.v 举重门module juzhongY(A,B,C,Y);input A,B,C;output Y;assign Y=(A&B)|(B&C)|(A&C);endmodule// test_juzhongY.v 举重测试`timescale 1ns/1nsmodule testbench();reg a,b,c;wire y;juzhongY test_gates(a,b,c,y);initialbegina=0;b=0;c=0;#10 a=0;b=1;c=0;#10 a=0;b=1;c=1;#10 a=1;b=0;c=0;#10 a=1;b=1;c=0;#10 a=1;b=0;c=1;#10 a=1;b=1;c=1;#10;endendmodule//红绿灯模块// honglvdeng.vmodule honglvdengY(R,Y,G,Z);input R,Y,G;output Z;assign Z=(~(R|Y|G))|(R&Y)|(R&G)|(Y&G); endmodule// test_honglvdengY.v`timescale 1ns/1nsmodule testbench();reg a,b,c;wire y;honglvdengY test_gates(a,b,c,y);initialbegina=0;b=0;c=0;#10 a=0;b=1;c=0;#10 a=0;b=1;c=1;#10 a=1;b=0;c=0;#10 a=1;b=1;c=0;#10 a=1;b=0;c=1;#10 a=1;b=1;c=1;#10;endendmodule2、综合前仿真结果截图（举重）3、综合结果RTL视图截图（举重）4、综合后仿真截图（举重）。
最大的传输延迟时间大概为多少？5、布局布线引脚分配窗口截图6、布局布线后仿真结果截图。
最长的传输延迟时间约为多少？分析是否有出现竞争冒险。
答：最大传输延迟400ps。
由于时序图中存在毛刺，固存在竞争冒险7、烧录后接电测试，给老师检查。
3、组合逻辑电路一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、7 4HC283、74HC4511进行VerilogHDL设计的方法。
4、掌握Libero软件的使用方法。
二、实验环境Libero仿真软件。
三、实验内容在同学自己的工程文件中，新建一个设计文件和一个测试代码文件，命名要求：（1）设计文件命名为“学号+下划线+Comb”（例3115000001_comb.v），在该文件中，以下每一个设计对应一个模块，模块名为“姓名拼音首字母+下划线+74HCX X”。
（2）测试文件命名为test_Comb，在该文件中，以下每一个设计对应一个模块，模块名为test_74HCXX。
1、按课本P52的功能表完成74HC148的设计，编写设计代码、测试平台代码。
2、按课本P56的功能表完成74HC138的设计，编写设计代码、测试平台代码。
3、按课本P60的功能表完成74HC153的设计，编写设计代码、测试平台代码。
4、按课本P64的功能表完成74HC85的设计，编写设计代码、测试平台代码。
其中测试平台的测试数据要求：进行比较的A、B两数，分别依次为本人学号的奇数位和偶数位（例如，当学号为3212005896时，A数依次取学号从左到右的奇数位，即数字3、1、0、5、9，B数依次取学号从左到右的偶数位，即数字2、2、0、8、6），验证A、B的比较结果。
注意：若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）。
5、按课本P72的功能表完成74HC283的设计，编写设计代码、测试平台代码。
6、上述内容均要求完成综合、布局布线及三次仿真，选择一个完成烧录及接电测试，完成后给老师检查。
四、实验结果和数据处理1、所有模块及测试平台代码清单（关键语句要有注释）//74HC148代码// 74HC148.vmodule HC148(EI, In, Out, EO, GS);input EI;input [7:0]In;output [2:0]Out;output EO, GS;reg [2:0]Out;reg EO, GS;integer I;always @(EI or In)if(EI)beginOut = 3'b111; EO = 1; GS = 1;endelseif( In == 8'b11111111 )beginOut = 3'b111; EO = 0; GS = 1;endelsebeginfor(I = 0;I < 8; I = I + 1)beginif( ~In[I])beginOut = ~I; EO = 1; GS = 0;endendendendmodule//74HC148测试平台代码// test_148.v`timescale 1ns/1nsmodule test_148;reg ei;reg [7:0]turn;wire [7:0]in = ~turn;wire [2:0]out;wire eo,gs;HC148 u(ei, in, out, eo, gs);initialbeginei = 1;turn = 8'b1;repeat(8)#10 turn = turn<<1;ei = 0;turn = 8'b1;repeat(8)#10 turn = turn<<1;endendmodule//74HC138代码// 74HC138.vmodule decoder3_8_1(DataIn,Enable,Eq);input [2:0] DataIn;input Enable;output [7:0] Eq;reg [7:0] Eq;wire[2:0] DataIn;integer I;always @ (DataIn or Enable)beginif(Enable)Eq=0;elsefor(I=0;I<=7;I=I+1)if(DataIn==I)Eq[I]=1;elseEq[I]=0;endendmodule//74HC138测试平台代码// test_138.v`timescale 1ns/1nsmodule test_138;wire [2:0] out;reg [7:0] in;reg [2:0] ei;HC138 u(out, in, ei);task circle;beginin = 0;repeat(8)#10 in = in + 1;endendtaskinitialbeginei = 1;circle();ei = 0;circle();ei = 2;repeat(6)begincircle();#10 ei = ei + 1;endendendmodule//74HC153代码// 74HC153.vmodule HC153(DateOut, DateIn, Sel, Enable); input [3:0]DateIn;input [1:0]Sel;input Enable;output reg DateOut;always @(Enable or Sel or DateIn)if(Enable) DateOut = 0;else DateOut = DateIn[Sel]; endmodule//74HC153测试平台代码// test_153.v`timescale 1ns/1nsmodule test_153();wire out;reg [3:0]in;reg [1:0]sel;reg ei;HC153 u(out, in, sel, ei);initialbeginei = 0; sel = 0; in = 4'b1010;repeat(4)#10 sel = sel +1;ei = 1; sel = 0; in = 4'b1010;repeat(4)#10 sel = sel +1;endendmodule//74HC85代码// 74HC85.vmodule HC85(DateA, DateB, Cas, Q);input [3:0] DateA, DateB;input [2:0]Cas;output reg [2:0]Q;interger I;always @(DateA or DateB or Cas)beginif(DateA==DateB)beginif(Cas[1]) Q = 3'b010;else if(Cas==3'b000) Q = 3'b101;else if(Cas==3'b101) Q = 3'b000;else Q = Cas;endelsebeginfor(I=0;I<4;I=I+1)if(DateA[I]>DateB[I]) Q = 3'b100;else if(DateA[I]<DateB[I]) Q = 3'b001;endendendmodule//74HC85测试平台代码（学号为:3117005278)// test_85.v`timescale 1ns/1nsmodule test_85;reg [3:0] a,b;reg [2:0] cas;wire [2:0] res;HC85 u(a, b, cas, res);task cascade_input;begin#0 cas = 0; #10 cas = 1; #10 cas = 3'b100; #10 cas = 3'b101; #10 cas = 3'b010; #10 cas = 3'b011; #10 cas = 3'b110; #10 cas = 3'b111; #10; endendtaskinitialbegina = 4'd2;b = a; cascade_input();a = 4'd3;b = 4'd1; cascade_input();a = 4'd1;b = 4'd7; cascade_input();a = 4'd0;b = 4'd0; cascade_input();a = 4'd5;b = 4'd2; cascade_input();a = 4'd7;b = 4'd8; cascade_input(); endendmodule//74HC283代码// 74HC283.vmodule HC283(CIN,A,B,COUT,S);input CIN;input [3:0]A,B;output COUT;output [3:0]S;reg COUT;reg [3:0]S;always@(CIN,A,B)begin{COUT,S}=CIN+A+B;endendmodule//74HC283测试平台代码// test_283.v`timescale 1ns/1nsmodule test_HC283;reg cin;reg [3:0]a,b;wire cout;wire [3:0]s;HC283 u5(cin,a,b,cout,s);initialbegincin=0;repeat(20)#15 cin=$random;endinitialbegina=0;repeat(20)#10 a=$random;endinitialbeginb=0;repeat(20)#10 b=$random;endendmodule2、第一次仿真结果截图（74HC85模块）3、综合结果（截图）4、第二次仿真结果（综合后仿真截图）。