第9章-时序逻辑电路-习题解答
数字电路习题及解答(触发器及时序逻辑电路)
1第8章 触发器和时序逻辑电路——基本习题解答8.4如果D 触发器外接一个异或门，则可把D 触发器转换成T 触发器，试画出其逻辑图。
解：Q n +1=D=T ⊕Q n 故D =T ⊕Q n 如题8.4图所示。
题8.4.图8.5试用T 触发器和门电路分别构成D 触发器和JK 触发器。
解：（1）T 触发器构成D 触发器Q n +1=D =T ⊕Q n ∴T =D ⊕Q n 如题8.5（a ）图所示。
题8.5（a ）图（2）T 触发器构成JK 触发器Q n +1=n n n n Q K Q J Q T Q T +=+=T ⊕Q n ∴T =n n n n n KQ Q J Q Q K Q J +=⊕+)(如题8.5（b ）图所示。
题8.5（b ）图8.6逻辑电路如题8.6图（a ）所示，设初始状态Q 1=Q 2=0，试画出Q 1和Q 2端的输出波形。
时钟脉冲C 的波形如题8.6图（b ）所示，如果时钟频率是4000Hz ，那么Q 1和Q 2波形的频率各为多少？题8.6图（a ） 题8.6图（b ）解：JK 触发器构成了T ′触发器，逻辑电路为异步加法计数，Q 1和Q 2端的输出波形如题CP228.6图（c ）所示。
Q 1输出波形为CP 脉冲的二分频，Q 2输出波形为CP 脉冲的四分频。
如果CP 脉冲频率为4000Hz ，则Q 1波形的频率是2000Hz ；Q 2波形的频率是1000Hz 。
题8.6图（c ）8.8试列出题8.8图所示计数器的状态表，从而说明它是一个几进制计数器。
题8.8图解：F 0：J 0=21Q Q ，K 0=1F 1：J 1=Q 0，K 1=20=Q 0+Q 2 F 2：QJ 2=K 2=1假设初态均为0，分析结果如题8.8图（a ）所示，Q 2Q 1Q 0经历了000-001-010-011-100-101-110七种状态，因此构成七进制异步加法计数器。
题8.8图（a ）8.9试用主从型JK 触发器组成两位二进制减法计数器，即输出状态为“11”、“10”、“01”、Q Q Q3“00”。
第9章 时序逻辑电路部分习题解答
第9章时序逻辑电路习题解答9.1 d R端和d S端的输入信号如题9.1图所示，设基本RS触发器的初始状态分别为1和0两种情况，试画出Q端的输出波形。
题9.1图9.2 同步RS触发器的CP、R、S端的状态波形如题9.2图所示。
设初始状态为0和1两种情况，试画出Q端的状态波形。
题9.2图9.3 设主从型JK触发器的初始状态为0，J、K、CP端的输入波形如题9.3图所示。
试画出Q端的输出波形（下降沿触发翻转）。
解：9.4 设主从型JK触发器的初始状态为0，J、K、CP端输入波形如题9.4图所示。
试画出Q端的输出波形（下降沿触发翻转）。
如初始状态为1态，Q端的波形又如何？解：第9章时序逻辑电路2259.5 设维持阻塞型D触发器的初始状态为0，D端和CP端的输入波形如题9.5图所示，试画出Q端的输出波形（上升沿触发翻转）。
如初始状态为1态，Q端的波形又如何？题9.3图题9.4图题9.5图9.6 根据CP时钟脉冲，画出题9.6图所示各触发器Q端的波形。
（1）设初始状态为0；（2）设初始状态为1。
（各输入端悬空时相当于“1”）题9.6图第9章时序逻辑电路2269.7 题9.7图所示的逻辑电路中，有J和K两个输入端，试分析其逻辑功能，并说明它是何种触发器。
题9.7图9.8 根据题9.8图所示的逻辑图和相应的CP、d R、D的波形，试画出Q1和Q2端的输出波形。
设初始状态Q1=Q2=0。
题9.8图第9章 时序逻辑电路 2279.9 试用4个D 触发器组成一个四位右移移位寄存器。
设原存数码为“1101”，待存数码为“1001”。
试列出移位寄存器的状态变化表。
9.10 在题9.10图所示的逻辑电路中，试画出Q 1和Q 2端的输出波形，时钟脉冲是一连续的方波脉冲。
如果时钟脉冲频率是4000Hz ，那么Q 1和Q 2波形的频率各为多少？设初始状态Q 1=Q 2=0。
9.11 题9.11图是用主从JK 触发器组成的8421码异步十进制计数器，试分析其计数功能。
时序逻辑电路课后习题答案
时序逻辑电路课后习题答案时序逻辑电路课后习题答案时序逻辑电路是数字电路中的一种重要类型，它在数字系统中起到了关键的作用。
通过时序逻辑电路，我们可以实现各种复杂的功能，例如计数器、寄存器、状态机等。
然而，在学习过程中，我们常常会遇到一些难题，下面我将为大家提供一些常见时序逻辑电路习题的答案，希望能够对大家的学习有所帮助。
1. 设计一个4位二进制计数器，要求计数范围为0-9，采用时序逻辑电路实现。
答案：这是一个常见的计数器设计问题。
我们可以使用四个触发器构成一个4位二进制计数器。
每个触发器的输出作为下一个触发器的时钟输入，形成级联结构。
每当计数器的值达到9时，我们需要将其清零，即将四个触发器的输入端都置为0。
这样，当计数器的值达到9时，下一个时钟脉冲到来时，触发器的输出将变为0，实现了计数器的循环。
2. 设计一个状态机，实现一个简单的交通信号灯系统。
红灯亮20秒，绿灯亮30秒，黄灯亮5秒，然后再次循环。
答案：这是一个典型的状态机设计问题。
我们可以使用两个触发器来实现该状态机。
首先，我们需要定义三个状态：红灯状态、绿灯状态和黄灯状态。
然后，我们可以使用一个计数器来计时。
当计时达到20秒时，状态机切换到绿灯状态；当计时达到50秒时，状态机切换到黄灯状态；当计时达到55秒时，状态机切换到红灯状态。
然后，状态机重新开始计时，循环执行上述过程。
3. 设计一个电梯控制系统，实现电梯的上升和下降功能，并能够响应乘客的楼层请求。
答案：电梯控制系统是一个较为复杂的时序逻辑电路设计问题。
我们可以使用一个状态机来实现该系统。
首先，我们需要定义电梯的各个状态，例如静止状态、上升状态和下降状态。
然后，我们可以使用一个计时器来计时，以确定电梯的运行时间。
当电梯处于静止状态时，它可以响应乘客的楼层请求，并根据请求的楼层决定是上升还是下降。
当电梯到达目标楼层时，它会停止运行并等待下一个请求。
当电梯处于上升或下降状态时，它会根据当前楼层和目标楼层的差值来确定运行方向，并在到达目标楼层后停止运行。
时序逻辑电路课后习题答案
第9章习题解答9.1 题9.1图所示电路由D 触发器构成的计数器，试说明其功能，并画出与CP 脉冲对应的各输出端波形。
Q CP题9.1图解：(1)写方程时钟方程：0CP CP =；10CPQ =；21CP Q = 驱动方程：00n D Q =；11n D Q =；22n D Q =状态方程：0100n n Q D Q CP +==↑；11110n n Q D Q Q +==↑；21221n nQ D Q Q +==↑(2)列状态转换表 （3）画状态转换图111210210n n n n n n CP Q Q Q Q Q Q +++0 0 0 0 1 1 11 1 1 1 1 1 02 1 1 0 1 0 13 1 0 1 1 0 04 1 0 0 0 1 15 0 1 1 0 1 06 0 1 0 0 0 17 0 0 1 0 0 0(4)画波形图CP 2Q 1Q 0Q(5)分析功能该电路为异步三位二进制减法计数器。
9.6 已知题9.6图电路中时钟脉冲CP 的频率为1MHz 。
假设触发器初状态均为0，试分析电路的逻辑功能，画出Q 1、Q 2、Q 3的波形图，输出端Z 波形的频率是多少？CP题9.6图解：(1)写方程时钟方程：123CP CP CP CP ===驱动方程：113n n D Q Q =；212n n D Q Q =⊕；312n n D Q Q =状态方程：11113n n n Q D Q Q CP +==↑;12212n n n Q D Q Q CP +==⊕↑;13312n n n Q D Q Q CP +==↑ 输出方程：3n Z Q =(2)列状态转换表 （3）画状态转换图111321321n n n n n n CP Q Q Q QQ Q Z+++0 0 0 0 0 0 1 01 0 0 1 0 1 0 02 0 1 0 0 1 1 03 0 1 1 1 0 0 04 1 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 1 1 0 0 1 0 1(4)画波形图(5)分析功能该电路为能够自启动的同步5进制加法计数器。
电工与电子技术习题参考答案第9章
第9章时序逻辑电路习题解答9.1 d R端和d S端的输入信号如题9.1图所示，设基本RS触发器的初始状态分别为1和0两种情况，试画出Q端的输出波形。
题9.1图解：9.2 同步RS触发器的CP、R、S端的状态波形如题9.2图所示。
设初始状态为0和1两种情况，试画出Q端的状态波形。
题9.2图解：9.3 设主从型JK触发器的初始状态为0，J、K、CP端的输入波形如题9.3图所示。
试画出Q端的输出波形（下降沿触发翻转）。
解：如题9.3图所示红色为其输出波形。
第9章时序逻辑电路225题9.3图9.4 设主从型JK触发器的初始状态为0，J、K、CP端输入波形如题9.4图所示。
试画出Q端的输出波形（下降沿触发翻转）。
如初始状态为1态，Q端的波形又如何？解：如题9.4图所示红色为其输出波形。
题9.4图9.5 设维持阻塞型D触发器的初始状态为0，D端和CP端的输入波形如题9.5图所示，试画出Q端的输出波形（上升沿触发翻转）。
如初始状态为1态，Q端的波形又如何？解：如题9.5图所示红色为其输出波形。
第9章时序逻辑电路226题9.5图9.6 根据CP时钟脉冲，画出题9.6图所示各触发器Q端的波形。
（1）设初始状态为0；（2）设初始状态为1。
（各输入端悬空时相当于“1”）题9.6图解：第9章时序逻辑电路2279.7 题9.7图所示的逻辑电路中，有J和K两个输入端，试分析其逻辑功能，并说明它是何种触发器。
题9.7图=⋅⋅⋅=⋅+⋅解：由图得D Q F J Q Q F J QJ K Q n D Q n+10 0 0 0 00 0 1 1 10 1 0 0 00 1 1 0 01 0 0 1 11 0 1 1 11 1 0 1 11 1 1 0 0此电路为D触发器和与非门组成的上升沿触发的JK触发器。
9.8 根据题9.8图所示的逻辑图和相应的CP、d R、D的波形，试画出Q1和Q2端的输出波形。
设初始状态Q1=Q2=0。
题9.8图解：第9章时序逻辑电路2289.9 试用4个D触发器组成一个四位右移移位寄存器。
数字电子技术时序逻辑电路习题
5、画逻辑电路图
T1 = Q1 + XQ0 T0 = XQ0 + XQ0 Z = XQ1Q0
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6、检查自启动
全功能状态转换表
现 入 现 态 次 态 现驱动入 现输出
Xn Q1n Q0nQ1n+1Q0n+1 T1 T0
Zn
1/0
0/0 0 0 0 0 1 0 1
0
现入 现态 次 态
X Q1 Q0 Q1 Q0 0 0 00 1 0 0 11 0 0 1 00 0
1 0 00 1 1 0 11 0 1 1 01 1 1 110 0
现驱动入 现输出
D1 D0 01 10 00
Z1 Z2
00 00 10
01 10 11 00
00 00 00 01
D1 = Q1Q0 + Q1Q0X
标题区
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X/Z
S0 1/0
S1
1/1
0/0
S2
10101…
题6.2(1)的状态转移图
③ 状态间的转换关系
标题区
节目录
第15页/共55页
X/Z
0/0 S0 1/0
S1 1/0
1/1
11…
0/0
0/0
100…
S2
题6.2(1) 的原始状态转移图
标题区
节目录
第16页/共55页
(2) 解：① 输入变量为X、输出变量为Z；
S1 1/0
11…
0/0
1/1
0/0
100…
S2
题6.2(2) 的原始状态转移图
标题区
节目录
第19页/共55页
数电习题及答案
数电习题及答案(总32页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--一、时序逻辑电路与组合逻辑电路不同，其电路由组合逻辑电路和存储电路（触发器）两部分组成。
二、描述同步时序电路有三组方程，分别是驱动方程、状态方程和输出方程。
三、时序逻辑电路根据触发器的动作特点不同可分为同步时序逻辑电路和异步时序逻辑电路两大类。
四、试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。
解：驱动方程：001101J KJ K Q====状态方程：100111010nnQ QQ Q Q Q Q++==+输出方程：10Y Q Q=状态图：功能：同步三进制计数器五、试用触发器和门电路设计一个同步五进制计数器。
解：采用3个D触发器，用状态000到100构成五进制计数器。
（1）状态转换图（2）状态真值表（3）求状态方程（4）驱动方程（5）逻辑图（略）[题] 分析图所示的时序电路的逻辑功能，写出电路驱动方程、状态转移方程和输出方程，画出状态转换图，并说明时序电路是否具有自启动性。
解：触发器的驱动方程2001021010211J Q K J Q J QQ K Q K ====⎧⎧⎧⎨⎨⎨==⎩⎩⎩ 触发器的状态方程120011010112210n n n Q Q Q Q Q Q Q Q Q Q Q Q +++==+=⎧⎪⎪⎨⎪⎪⎩输出方程 2Y Q = 状态转换图如图所示所以该电路的功能是：能自启动的五进制加法计数器。
[题] 试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并检查电路能否自启动。
解：驱动方程输出方程 状态方程状态转换图如图 所示功能：所以该电路是一个可控的3进制计数器。
[题] 分析图时序电路的功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并检查电路能否自启动。
第9章-时序逻辑电路-习题解答
第九章习题参考答案9-1 对应于图9-1a 逻辑图，若输入波形如图9-54所示，试分别画出原态为0和原态为1对应时刻得Q 和Q 波形。
图9-54 题9-1图解 得到的波形如题9-1解图所示。
9-2 逻辑图如图9-55所示，试分析它们的逻辑功能，分别画出逻辑符号，列出逻辑真值表，说明它们是什么类型的触发器。
解 对于（a ）：由图可写出该触发器的输出与输入的逻辑关系式为：⎪⎩⎪⎨⎧+=+=QS Q QR Q D D （9-1） 原态为0：原态为1： 题9-1解图a ） b)图9-55 题9-2图下面按输入的不同组合，分析该触发器的逻辑功能。
(1) D R ＝1、D S ＝0若触发器原状态为0，由式(9-1)可得Q ＝0、Q ＝1；若触发器原状态为l ，由式(9-1)同样可得Q ＝0、Q ＝1。
即不论触发器原状态如何，只要D R ＝1、D S ＝0，触发器将置成0态。
(2) D R =0、D S ＝l用同样分析可得知，无论触发器原状态是什么，新状态总为：Q ＝1、Q ＝0，即触 发器被置成1态。
(3) D R =D S ＝0按类似分析可知，触发器将保持原状态不变。
(4) D R ＝D S ＝1两个“与非”门的输出端Q 和Q 全为0，这破坏了触发器的逻辑关系，在两个输入 信号同时消失后，由于“或非”门延迟时间不可能完全相等，故不能确定触发器处于何种状态。
因此这种情况是不允许出现的。
逻辑真值表如表9-1所示，这是一类用或非门实现的基本RS 触发器，逻辑符号如题9-2（a ）的逻辑符号所示。
对于（b ）：此图与（a ）图相比，只是多加了一个时钟脉冲信号，所以该逻辑电路在CP ＝1时的功能与（a ）相同，真值表与表9-1相同；而在CP ＝0时相当于（a ）中（3）的情况，触发器保持原状态不变。
逻辑符号见题9-2（b ）逻辑符号。
这是一类同步RS 触发器。
D RD SQ 1 0 0 0 1 1 0不变表9-1 题9-2（a ）真值表1 1不定9-3 同步RS触发器的原状态为1，R、S和CP端的输入波形如图9-56所示，试画出对应的Q和Q波形。
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第九章习题参考答案9-1 对应于图9-1a 逻辑图，若输入波形如图9-54所示，试分别画出原态为0和原态为1对应时刻得Q 和Q 波形。
图9-54 题9-1图解 得到的波形如题9-1解图所示。
9-2 逻辑图如图9-55所示，试分析它们的逻辑功能，分别画出逻辑符号，列出逻辑真值表，说明它们是什么类型的触发器。
解 对于（a ）：由图可写出该触发器的输出与输入的逻辑关系式为：⎪⎩⎪⎨⎧+=+=QS Q QR Q D D （9-1） 原态为0：原态为1： 题9-1解图a ） b)图9-55 题9-2图下面按输入的不同组合，分析该触发器的逻辑功能。
(1) D R ＝1、D S ＝0若触发器原状态为0，由式(9-1)可得Q ＝0、Q ＝1；若触发器原状态为l ，由式(9-1)同样可得Q ＝0、Q ＝1。
即不论触发器原状态如何，只要D R ＝1、D S ＝0，触发器将置成0态。
(2) D R =0、D S ＝l用同样分析可得知，无论触发器原状态是什么，新状态总为：Q ＝1、Q ＝0，即触 发器被置成1态。
(3) D R =D S ＝0按类似分析可知，触发器将保持原状态不变。
(4) D R ＝D S ＝1两个“与非”门的输出端Q 和Q 全为0，这破坏了触发器的逻辑关系，在两个输入 信号同时消失后，由于“或非”门延迟时间不可能完全相等，故不能确定触发器处于何种状态。
因此这种情况是不允许出现的。
逻辑真值表如表9-1所示，这是一类用或非门实现的基本RS 触发器，逻辑符号如题9-2（a ）的逻辑符号所示。
对于（b ）：此图与（a ）图相比，只是多加了一个时钟脉冲信号，所以该逻辑电路在CP ＝1时的功能与（a ）相同，真值表与表9-1相同；而在CP ＝0时相当于（a ）中（3）的情况，触发器保持原状态不变。
逻辑符号见题9-2（b ）逻辑符号。
这是一类同步RS 触发器。
D RD SQ 1 0 0 0 1 1 0不变表9-1 题9-2（a ）真值表1 1不定9-3 同步RS触发器的原状态为1，R、S和CP端的输入波形如图9-56所示，试画出对应的Q和Q波形。
图9-56 题9-3图解波形如题9-3解图所示。
题9-2（a）的逻辑符号题9-2（b）逻辑符号题9-3解图9-4 设触发器的原始状态为0，在图9-57所示的CP、J、K输入信号激励下，试分别画出TTL主从型JK触发器和CMOS JK触发器输出Q的波形。
图9-57 题9-4图解波形如题9-4解图所示。
（注意TTL型JK触发器是CP脉冲下降沿触发，而CMOS型JK 触发器是CP脉冲上升沿触发。
）图6－8 习题6－4图TTL：CMOS：题9-4解图9-5 设D 触发器原状态为0态，试画出在图9-58所示的CP 、D 输入波形激励下的输出波形。
图9-58 题9-5图解 波形如题9-5解图所示。
9-6 已知时钟脉冲CP 的波形如图9-7所示，试分别画出图9-59中各触发器输出端Q 的波形。
设它们的初始状态均为0。
指出哪个具有计数功能。
a) b) c)d) e) f) 图9-59 题9-6图题9-5解图解 图9-59（a ）～（d ）中没有与外电路相连接的J 、K 端，处于置空状态，相当于接高电平。
（a ）首先1=J ，1==Q K ，触发器在第一个CP 脉冲下降沿翻转，1=Q ，0=Q 。
此后则有1=J ，0==Q K ，触发器保持高电平。
（b ）0==Q J ，1=K ，触发器保持0状态（c ）1==K J ，触发器每来一个CP 脉冲，翻转一次。
（d ）1==Q J ，1=K ，第一个CP 脉冲使触发器翻转，1=Q ，0=Q ，此时有0==Q J ，1=K ，第二个CP 脉冲使触发器回到初始状态。
第三、四个脉冲又重复上述过程。
（e ）1==Q D ，触发器在第一个CP 脉冲上升沿翻转，1=Q ，0=Q ，此时0==Q D ，触发器在第二个脉冲回到初始状态，此后又将重复上述过程。
（f ）D ＝0，触发器始终保持0状态。
各触发器输出端Q 的波形如题9-6解图所示。
由图可见，（c ）、（d ）、（e ）三个触发器具有计数功能。
9-7 分别说明图9-60所示的D→JK、D→T′触发器的转换逻辑是否正确。
（a ） （b ） （c ） （d ） （e ） （f ）题9-6解图CPa) b)图9-60 题9-7图解 已知D 触发器的状态方程为D Q 1n =+，下面只需判断图中触发器输入端D 的逻辑表达式是否满足其所要转换的触发器的状态方程。
（a ） 在图9-60（a ）中，n n n n n KQ JQ KQ JQ D Q +=•==+1不满足JK 触发器的状态方程n n 1n Q K Q J Q +=+，所以这种转换逻辑不正确。
（b ） 在图9-60（b ）中，n n Q D Q ==+1满足T '触发器的状态方程为n 1n Q Q =+，所以这种转换逻辑是正确的。
9-8分别说明图9-61所示的JK→D、JK→RS 触发器的转换逻辑是否正确。
a) b)图9-61 题9-8图解 已知JK 触发器的状态方程为n n 1n Q K Q J Q +=+，下面只需判断图中触发器输入端J 、K 的逻辑表达式是否满足其所要转换的触发器的状态方程。
（a ）在图9-61（a ）中，D J =，D K =D Q Q D Q D Q D n n n n =+=+=+=+)(Q K Q J Q n n 1n满足D 触发器的状态方程D Q 1n =+，所以这种转换逻辑是正确的。
（b ）在图9-61（b ）中，S J =，R S K =n n n n n Q R S Q R S Q S Q R S Q S +=++=+=+=+)(Q K Q J Q n n 1n满足RS 触发器的状态方程为n 1n Q QR S +=+，所以这种转换逻辑是正确的。
9-9 在图9-62所示的逻辑电路中，试画出Q 1和Q 2端的波形，时钟脉冲的波形CP 如图9-7所示。
如果时钟脉冲的频率是4000Hz ，那么Q 1和Q 2波形的频率各为多少？设初始状态Q 1=Q 2=0。
图9-62 题9-9图解 对于图中的两个JK 触发器，都是J=K=1，每来一个CP 脉冲，触发器翻转一次，而右面触发器的CP 脉冲来自于左面触发器的输出，所以得到如题9-9解图所示的波形。
由图中可以看出，1Q 的频率是CP 的1/2，2Q 的频率又是1Q 的1/2，所以1Q 的频率为2000Hz ，2Q 的频率为1000Hz 。
9-10 根据图9-63所示的逻辑图及相应的CP 、R D 和D 的波形，试画出Q 1端和Q 2端的输出波形，设初始状态Q 1=Q 2=0。
a) b)图9-63 题9-10图解 图中D R 和D S 是触发器的置0和置1端，低电平有效。
1Q 的状态根据D 触发器的输入端D 的状态而变化，CP 脉冲上升沿触发。
JK 触发器的输入端1Q J =，1=K ，CP 脉冲下降沿触发。
依此画出的Q 1端和Q 2端波形如题9-10解图所示。
题9-9解图9-11 电路如图9-64所示，试画出Q1和Q2的波形。
设两个触发器的初始状态均为0。
a) b)图9-64 题9-11图解 JK触发器的K端处于置空状态，相当于高电平，K＝1。
2QJ=，1QD=。
首先，11==QD，当第一个CP脉冲的上升沿到来时，D触发器翻转为1，此时12=Q，12==QJ，下降沿到来时，JK触发器翻转为1，11=Q，01==QD，第二个CP脉冲的上升沿使D触发器又翻转为0，02=Q，02==QJ，下降沿又使JK触发器翻转为0，回到初始状态。
以后重复此过程。
得到的波形如题9-11解图所示。
9-12 图9-65所示电路是一个可以产生几种脉冲波形的信号发生器。
试对应时钟脉冲CP的波形，画出F1、F2、F3三个输出端的波形。
设触发器的初始状态为0。
图9-65 题9-12图解首先1==QJ，0==QK，触发器在第一个CP脉冲下降沿翻转为1，Q＝1，题9-10解图题9-11解图此时0==Q J ，1==Q K ，第二个CP 脉冲下降沿到来时触发器又翻转为0，回到初始状态，以后重复此过程。
得到Q 的波形如题9-12解图所示。
由图9-65可得到F 1、F 2、F 3三个输出端的逻辑表达式为：CPQ F CP Q F Q F •=•==321 据此可画出其波形如题9-12解图所示。
9-13 试画出由CMOS D 触发器组成的四位右移寄存器逻辑图，设输入的4位二进制数码为1101，画出移位寄存器的工作波形。
解 由CMOS D 触发器组成的四位右移寄存器逻辑图如题9-13解图（a ）所示。
输入4位二进制数码为1101时，这种移位寄存器是按照从低位到高位逐位传送的，工作波形如题9-13解图（b ）所示。
题9-12解图题9-13解图（a ） 四位右向移位寄存器逻辑图9-14 图9-66是一个自循环移位寄存器逻辑图，触发器初始状态为100，在CP 端连续输入6个时钟脉冲，用表格形式列出在6个时钟脉冲作用下3个触发器的状态变化。
图9-66 题9-14图解 由图9-66可看出20Q D =，01Q D =，12Q D =，且各触发器使用同一个CP 脉冲，所以得到各触发器的输出为：n n Q D Q 2010==+，n n Q D Q 0111==+，n n Q D Q 1212==+根据以上各式，可得到初始状态为100时各触发器的状态变化如表9-2所示。
题9-13解图（b ） 移位寄存器的工作波形表9-2 题9-14触发器状态变化表9-15 图9-45为同步五进制计数器的逻辑图，在CP 端输入计数脉冲后，列出它的状态转换真值表，并画出工作波形图。
解 由图可写出各触发器输入端的激励方程 20Q J =，10=K 01Q J =，01Q K = 102Q Q J =，12=K 将以上各式代入JK 触发器的特征方程即得计数器状态方程nn n Q Q Q 0210=+ n n n n n Q Q Q Q Q 101011+=+ n n n n Q Q Q Q 21012=+ 设初始状态为000，则可得到计数器的状态转换表如表9-3所示，其工作波形如图题9-15解图所示。
9-16 图9-67是由4个TTL 主从型JK 触发器组成的一种计数器，通过分析说明该计数器的类型，并画出工作波形图。
CP Q 2 Q 1 Q 0 0 1 2 3 4 5 61 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 0 1 1 0 0CP Q 2 Q 1 Q 0 0 1 2 3 4 50 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0表9-3 题9-15计数器状态变化表 题9-15解图 计数器工作波形图9-67 题9-16图解 图中所示为异步计数器。