第三章VERILOG基本结构和描述方式

语言本身提供了各种层次抽象的表述，可以用详 细程度有很大差别的的多层次模块组合来描述一 个电路系统。
行为级建模： 逻辑算法的Verilog描述，几乎所有语 句都可使用，不是所有语句能综合。
数据流级建模：描述数据在寄存器，逻辑门之间传 输和处理的过程。
门级建模： 调用已设计好的逻辑门单元，逻辑门结 构的Verilog描述。
口n）； 所有程序必须位于关键词module，endmodule之间
3.1 Verilog HDL概述
2）I/O端口声明 根据信号的方向，Verilog HDL中的端口类型有以下3
种：input ， output， inout 。
其声明格式为： input [width-1:0] 端口名1，端口名2，…，端口名n; 输出端口 其声明格式为： output [width-1:0] 端口名1，端口名2，…，端口名n; 输入/输出端口 其声明格式为： inout [width-1:0] 端口名1，端口名2，…，端口名n;
endmodule
b
sela
u2
u1 nsl
out
u4
u3 selb
sl
两者建模能力的比较
行为级 的抽象
系统级
算法级 寄存器传输级
逻辑门级 开关电路级
SystemVerilog
VHDL Verilog
VITAL
VerilogHDL 与 VHDL 建 模 能 力 的 比 较
模块结构分析
例：设计一个半加器 1）功能分析，真值表：
一般格式： reg[n-1 : 0] 存储器名[N-1 : 0]; //定义位宽为n,深度为N的 寄存组
例： reg[7:0] mem[255 : 0]; /*每个寄存器位宽为8，共有256
个寄存器组成的存储器组*/
3.1 Verilog HDL概述
对一组存储单元进行读写，必须指定该单元的地 址， 例：对mem寄存器的第200存储单元进行读写操 作 men[200]= 0 ；
a
u2 N2
u1
b
u3 N1
u4
out
sel
门级建模
module muxtwo (out, a, b, sl);
input a,b,sl;
output out;
not u1（ns1，sl）；
a
and u2（sela，a，nsl）；
and u3 （selb，b，sl）；
or u4（out ，sela，selb）；
若sel=1，将b的值送到输出端口c 若sel=0，将a的值送到输出端口c
行为级
module muxtwo (out, a, b, sl);
input a,b,sl;
output out;
reg out;
a
always @(sel or a or b)
if (!sel) out = a;
else out = b;
的逻辑电路（几十万门以上的逻辑系统）
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设计复杂数字系统的语言工具
两种硬件描述语言 ： ¾ Verilog HDL ¾ VHDL
Verilog HDL
VHDL
- 较多的第三方工具的支持 - 成为IEEE标准早；
- 语法结构比VHDL简单 - 学习起来比VHDL容易
- 语法/结构比较严格，因而编写 出的模块风格比较清晰；
3.1 Verilog HDL概述
2） 寄存器型（reg） 9 寄存器是数据存储单元的抽象，寄存器中的数据可
以保存，直到被赋值语句赋予新的值 。 9 reg型变量只能在initial语句和always语句中被赋
值。 9 reg的默认值是不定值x 9 格式：reg[width-1:0] 变量名1，变量名2，…，变
3.1 Verilog HDL概述
如果无位宽说明，系统将默认位宽为1。 例如： input[7:0] data_in output S，CO
3.1 Verilog HDL概述
(3) 变量：指在程序运行中，其值可以改变的量。 常用的三种数据类型为：wire型、reg型和memory 型， 下面分别进行介绍
halfadder u2(.A(s_temp),.B(co_in),.CO(co_temp2),.S(s));
or u3(co_out,co_temp1,co_temp2); endmodule
例：用数据流建模方式设计一位全加器。
module fulladder(a，b，cin，s，co); input a，b; input cin; output s; output co; assign {co，s}=a+b+cin; endmodule
3.1 Verilog HDL概述
（2）设计一位全加器。 调用半加器、或门组成一位全加器。
或门
全加器电路图
3.1 Verilog HDL概述
模块的例化 1）通过模块的例化（或称调用），Verilog HDL可
以支持层次化设计，实现“自顶向下”的设计 思路 2）模块例化的基本格式为：
<模块名> <例化名>（<端口列表 >）;
3.1 Verilog HDL概述
1）采用按端口顺序连接
module fulladder(a,b,co_in,co_out,s); input a,b,co_in; output co_out,s; halfadder u1(a,b,co_temp1,s_temp);
halfadder u2(s_temp,co_in,co_temp2,s);
a nd1
c
nd3
e
nd5
q nd7
b nd2
d nd4
f nd6
qb nd8
nclock iv2
3.1 Verilog HDL概述
门级建模： module flop(data,clock,clear,q,qb); Input data,clock,clear; output q,qb;
Nand nd1(a,data,clock,clear),
第三章 基于Verilog HDL语言的设计（一）
本章要点
掌握： Verilog HDL基本概念 门级建模 数据流建模 行为级建模
理解：Testbench文件与设计
为什么要用硬件描述语言来设计？
把逻辑设计与具体电路的实现分成两个独立 的阶段来操作；
电路的逻辑功能容易理解； 便于计算机对逻辑进行智能分析处理； 逻辑设计与实现的工艺无关； 可以由多人共同更好更快地设计非常复杂
开关级建模：具体的晶体管物理器件的描述。
RTL（Register Transfer Level，寄存器传输级）建 模通常是数据流建模和可综合行为级建模的合称。
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3.1 Verilog HDL概述
3.1.1 简单的Verilog HDL例子 例3-1：设计一个二选一电路
1）端口说明功能说明： 输入端口：a，b，sel 输出端口：c 2）功能描述：
b
endmodule
out sel
数据流级
module muxtwo (a, b, sel, out); input a,b,sel; output out; reg out;
assign N1=a&sel； assign N2=b&~sel; assign out=N1IN2; endmodule
q <=d; endmodule
异步复位D触发器
module dff_syn(data, clk, reset, q);
input data, clk, reset;
output q;
reg q;
always @(posedge clk)
CO= A & B S = A XOR B
输入信号：
A、 B 是输入的 1bit数据
输出信号：
S：相加的和
CO：向高位的进 位
模块结构分析
2）半加器的Verilog HDL描述
module halfadder(A,B,CO,S); 程序位于关键字module和endmodule 之间
input A,B;
模拟和数字都适用的 Verilog 标准公开发表
2001 1999
VerilogIEEE1364-1995 标准公开发表
1995
1990
有关 VerilogHDL 的全部权利都移交给 OVI（Open Verilog
图 2-2 Verilog HDL 的发展历史和未来
Verilog HDL 的抽象级别
对比门级电路图可以看到，用数据流建模对系统 的描述更简洁，在EDA综合工具的支持下，它 与门级繁琐的描述效果是一样的。
3.1 Verilog HDL概述
例3-2：用Verilog HDL描述一个时钟上升沿触 发的D触发器。
设计示例一
用门级结构描述D触发器
clear
clock data iv1
3.1 Verilog HDL概述
有两种例化方法：
1、按端口顺序连接：低层模块定义时声明的端口顺 序与上层模块相应的连接端口顺序保持一致。
格式为: 模块名 例化名（PORT_1， PORT_2，……， PORT_N）; 2、按端口名称连接：被调用的低层模块和上层模块 是通过端口名称进行连接。
格式为: 模块名 例化名（.port_1（PORT_1），.port_2（ PORT_2），……，.port_n（PORT_N））;
output S,CO;
每个模块必须有一个模块名进行标识
wire S,CO; assign S = A ^B; assign CO= A & B;